臺(tái)積電年底有望推出首款3D芯片 能耗可降低50%

　　據(jù)臺(tái)灣對(duì)外貿(mào)易發(fā)展協(xié)會(huì)(TAITRA)透露，芯片業(yè)代工巨頭臺(tái)積電公司可望于今年年底前推出業(yè)內(nèi)首款采用3D芯片堆疊技術(shù)的半導(dǎo)體芯片產(chǎn)品。Intel則曾于今年五月份表示，他們將于今年年底前開始量產(chǎn)結(jié)合了三門晶體管技術(shù)(臺(tái)積電計(jì)劃14nm節(jié)點(diǎn)啟用類似的Finfet技術(shù))的芯片產(chǎn)品。而臺(tái)積電這次推出采用3D芯片堆疊技術(shù)半導(dǎo)體芯片產(chǎn)品的時(shí)間點(diǎn)則與其非?？拷?。

與其它半導(dǎo)體廠商一樣，臺(tái)積電也一直在開發(fā)以穿硅互聯(lián)技術(shù)(TSV)為核心的3D芯片堆疊技術(shù)。不過需要說明的是，這種技術(shù)與Intel的三門晶體管技術(shù)存在很大的區(qū)別，以TSV為核心的3D芯片堆疊技術(shù)主要在芯片的互聯(lián)層做文章，通過在互聯(lián)層中采用TSV技術(shù)來將各塊芯片連接在一起，以達(dá)到縮小芯片總占地面積，減小芯片間信號(hào)傳輸距離的目的。而三門晶體管技術(shù)則是從芯片的核心部分--晶體管內(nèi)部結(jié)構(gòu)上進(jìn)行改革。

不過，在增加芯片單位面積內(nèi)的晶體管密度方面，3D芯片堆疊技術(shù)和三門晶體管技術(shù)均能起到正面的影響作用。

根據(jù)TAITRA的報(bào)道，3D芯片堆疊技術(shù)可以將芯片的晶體管密度等效增加到最大1000倍左右的水平，而且芯片的能耗則可降低50%左右。

TAITRA還引用了臺(tái)積電研發(fā)部門高級(jí)副總裁蔣尚義的話稱，臺(tái)積電一直都在與芯片封裝商，以及芯片自動(dòng)化設(shè)計(jì)軟件開發(fā)商就改善3D芯片堆疊技術(shù)的實(shí)用性方面進(jìn)行緊密合作。