基于AD9852的雷達回波模擬器設(shè)計

摘要 基于直接數(shù)字頻率合成技術(shù)DDS的原理，分析了影響DDS頻率輸出的核心因素。在此基礎(chǔ)上仿真驗證了相位累加器的位數(shù)對DDS頻率輸出的作用。介紹了一種DDS芯片AD9852并基于這種芯片提出了一種雷達回波模擬器的設(shè)計，并分析了DDS芯片的優(yōu)缺點。該設(shè)計能夠穩(wěn)定地產(chǎn)生70 MHz載頻的雷達回波，較好地模擬出所需回波。

關(guān)鍵詞 DDS;相位累加器;AD9852

直接數(shù)字頻率合成技術(shù)(DDS)是繼直接頻率合成技術(shù)和鎖相環(huán)式頻率合成技術(shù)之后的第三代頻率合成技術(shù)，它的原理是在采樣頻率一定的條件下，通過控制兩次連續(xù)采樣之間的相位增量來改變所得的離散序列頻率，然后經(jīng)保持和濾波，唯一回復(fù)出該頻率的模擬信號。與其他頻率合成方法相比，直接數(shù)字頻率合成器具有頻率街邊速度快、頻率分辨率高、輸出相位連續(xù)、可編程和全數(shù)字化、便于集成等優(yōu)點。本文在分析了DDS的基本原理的基礎(chǔ)上，提出了一種基于DDS芯片AD9852的雷達回波模擬器的設(shè)計。

1 DDS原理

1.1 DDS的基本原理

DDS的工作原理是基于相位與幅度的對應(yīng)關(guān)系，通過改變頻率控制字K來改變相位累加器(位數(shù)為N)的相位累加速度，然后在固定時鐘的控制下取樣，取樣得到的相位值(取相位累加器的高M位)通過相位幅度(ROM查詢表法，即在ROM中存放不同相位對應(yīng)的幅度序列，然后相位累加器的輸出對其尋址)。轉(zhuǎn)換得到相位值對應(yīng)的幅度序列，幅度序列通過數(shù)模轉(zhuǎn)換及低通濾波得到余弦波輸出。DDS原理如圖1所示。

DDS的核心是相位累加器，它由一個N位相位加法器和一個N位相位寄存器組成。每生成一個時鐘脈沖(頻率為fc)，加法器將頻率控制字K與寄存器輸出的數(shù)組相加，把相加的結(jié)果送到寄存器的數(shù)據(jù)輸出端。寄存器將加法器在上一個時鐘脈沖作用后產(chǎn)生的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時鐘脈沖的作用下，不斷對頻率控制字進行線性相位累加，當相位累加器產(chǎn)生一次溢出時，則完成了一次周期性操作，這就是DDS合成信號的周期，溢出頻率是DDS的輸出頻率f0。輸出頻率f0與時鐘頻率fc、頻率控制字K以及相位累加器位數(shù)的公式為

通過改變頻率控制字K，就可改變輸出頻率的值。由奈奎斯特采樣定理可知，DDS的最大輸出頻率為

fmax=fc/2 (2)

輸出信號頻率的分辨率即最低的合成頻率為

1.2 DDS的功能仿真

通過DDS的原理可知，實際運用中，輸出頻率f0、時鐘頻率fc以及相位累加器位數(shù)N均已知，則頻率控制字K為

通過Matlab對DDS進行功能仿真，在相同的輸出頻率f0和時鐘頻率fc下，改變相位累加器的位數(shù)N，則頻率控制字K也改變，比較最后經(jīng)過DDS仿真的輸出頻率f0。分別設(shè)置輸出頻率為700 Hz，時鐘頻率為10 kHz，相位累加器的位數(shù)分別設(shè)置為N=7和N=17，最后實際的輸出頻率如圖2和圖3所示。

由圖2和圖3比較可知，因相位累加器位數(shù)的不同，頻率控制字K也不同，DDS輸出的頻率就不同。相位累加器的位數(shù)N=7時，實際輸出的頻率只有626 Hz，距離預(yù)期輸出頻率700 Hz相差較大;而當N=17時，實際輸出的頻率為701 Hz，接近理想的輸出頻率700 Hz。因此可知，在相同的采樣頻率和預(yù)期的輸出頻率下，相位累加器的位數(shù)N決定了實際的輸出頻率。即相位累加器位數(shù)N越大，實際輸出頻率越接近預(yù)期輸出頻率。

2 AD9852芯片

AD9852數(shù)字合成器是一種高集成設(shè)備，它采用先進的DDS技術(shù)，配上高速、高性能的D/A轉(zhuǎn)換器來實現(xiàn)數(shù)字化可編程的合成器功能。當接入精確時鐘源時，AD9852能產(chǎn)生一種高穩(wěn)定度的，頻率-相位-幅度-可編程的余弦波，這種波可用于通信、雷達中作為靈活的本振信號以及其他多種用途。AD9852的改進型-高速DDS芯片可提供48位頻率分辨率。截斷到17位的相位確保能產(chǎn)生優(yōu)質(zhì)的SFDR.AD9852電路結(jié)構(gòu)，允許輸出信號的頻率達150 MHz，這使其數(shù)字上能以每秒100 MHz的速率調(diào)諧成新的頻率。

如圖4所示，AD9852內(nèi)部包括一個具有48位相位累加器、一個可編程時鐘倍頻器、一個反sinc濾波器、兩個12位300 MHz DAC，一個高速模擬比較器以及接口邏輯電路。其主要性能特點如下：(1)300 MHz的系統(tǒng)時鐘。(2)能輸出一般調(diào)制信號，F(xiàn)SK，BPSK，PSK，CHIRP和AM等。(3)100 MHz時具有80 dB的信噪比。(4)內(nèi)部有4～20倍的可編程時鐘倍頻器。(5)兩個48位頻率控制字寄存器，能夠?qū)崿F(xiàn)較高的頻率分辨率。(6)兩個14位相位偏置寄存器，提供初始相位設(shè)置。(7)帶有100 MHz的8位并行數(shù)據(jù)傳輸口或10 MHz的串行數(shù)據(jù)傳輸口。

AD9852有40個程序寄存器，對AD9852的控制就是對這些程序寄存器寫數(shù)據(jù)實現(xiàn)的。通過并行總線將數(shù)據(jù)寫入程序寄存器時，實際只是暫存在I/O緩沖區(qū)中，只有提供更新信號，這些數(shù)據(jù)才會更新到程序寄存器。AD9852提供內(nèi)部更新和外部更新兩種更新方式。內(nèi)部更新通過更新時鐘計數(shù)器完成，當計數(shù)器計自減為零后會產(chǎn)生一個內(nèi)部更新信號;外部更新需要在外部更新管腳上給予一個高電平脈沖。默認的更新模式為內(nèi)部更新，可以通過設(shè)置控制寄存器0x1F的0位進行修改。