基于AD9852的雷達(dá)回波模擬器設(shè)計(jì)

3 系統(tǒng)設(shè)計(jì)

3.1 系統(tǒng)組成

3.2 工作原理

如圖5所示，17.5 MHz基準(zhǔn)信號經(jīng)直接數(shù)字頻率合成器(DDS，采用AD9852)輸出70 MHz+fd的目標(biāo)回波模擬信號，輸出經(jīng)脈沖調(diào)制器(采用MINI公司RSW-2-25P)形成目標(biāo)回波信號St(t)?？刂艱SP通過總線(BUS)設(shè)置回波信號的遲延和DDS輸出信號的多普勒頻率。

遲延電路組成如圖6所示。XTT=1時(shí)電路正常工作，距離同步基準(zhǔn)信號R0的前沿使觸發(fā)器DFF翻轉(zhuǎn)，輸出高電平信號令12位計(jì)數(shù)器退出清零狀態(tài)開始對17 MHz時(shí)鐘計(jì)數(shù)。計(jì)數(shù)值的高10位(T0-9)與10位遲延時(shí)間鎖存器的值DE0-9進(jìn)行比較，二者相等時(shí)輸出寬度為0.228 6μs的負(fù)脈沖PUL。計(jì)數(shù)器的進(jìn)位信號RCO經(jīng)反相后使觸發(fā)器復(fù)位。譯碼器對輸入的A6、A7、CS、WR信號譯碼，產(chǎn)生鎖存器的數(shù)據(jù)鎖存信號W0、W1。XTT信號為0時(shí)，電路關(guān)閉，無PUL信號輸出。HOLD供AD9852使用，同時(shí)對數(shù)據(jù)總線信號D0-7、WR、RD進(jìn)行驅(qū)動后供AD9852使用。

3.3 系統(tǒng)參數(shù)

距離遲延范圍為0.23～233.8μs;fd頻率范圍：+400 kHz;頻率分辨為<5 Hz;衰減控制范圍為>70 dB。

3.4 DDS芯片的優(yōu)缺點(diǎn)

DDS芯片的優(yōu)點(diǎn)主要體現(xiàn)在：輸出頻率相對、帶寬較寬頻率轉(zhuǎn)換時(shí)間短、頻率分辨率極高、相位變化連續(xù)等。輸出頻率帶寬為采樣頻率的50%。DDS是一個(gè)開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這使得DDS的頻率轉(zhuǎn)換時(shí)間極短。若時(shí)鐘的頻率不變，DDS的頻率分辨率就是由相位累加器的位數(shù)N決定。只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨率。改變DDS輸出頻率，實(shí)際上改變的每一個(gè)時(shí)鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)性。

另外，只要在DDS的波形存儲器存放不同波形數(shù)據(jù)，就可以實(shí)現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。由于DDS中幾乎所有部件都屬于數(shù)字電路，易于集成、功耗低、體積小、重量輕、可靠性高，且易于程控，使用靈活，因此性價(jià)比較高。

DDS芯片存在的缺陷，主要表現(xiàn)在輸出頻帶范圍有限、輸出雜散大。

由于DDS內(nèi)部數(shù)模轉(zhuǎn)換器(DAC)和波形存儲器(ROM)的工作速度限制，使得DDS輸出的最高頻有限。由于DDS采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。其來源主要有3個(gè)：相位累加器相位舍位誤差造成的雜散;幅度量化誤差造成的雜散和DAC非理想特性造成的雜散。

4 結(jié)束語

在DDS原理的基礎(chǔ)上，提出了一種基于DDS芯片的雷達(dá)回波模擬器設(shè)計(jì)。該設(shè)計(jì)在實(shí)際運(yùn)用中能夠穩(wěn)定地產(chǎn)生所需要的回波。而且，由于DDS芯片所具有的優(yōu)點(diǎn)，使得其簡單方便易于操作。隨著低價(jià)格、高時(shí)鐘頻率、高性能的新一代DDS芯片問世，它將在更新領(lǐng)域得到更廣泛的應(yīng)用。