全面剖析數(shù)字電路中的復(fù)位設(shè)計(jì)

隨著數(shù)字化設(shè)計(jì)和SoC的日益復(fù)雜，復(fù)位架構(gòu)也變得非常復(fù)雜。在實(shí)施如此復(fù)雜的架構(gòu)時(shí)，設(shè)計(jì)人員往往會(huì)犯一些低級(jí)錯(cuò)誤，這些錯(cuò)誤可能會(huì)導(dǎo)致亞穩(wěn)態(tài)、干擾或其他系統(tǒng)功能故障。本文討論了一些復(fù)位設(shè)計(jì)的基本的結(jié)構(gòu)性問題。在每個(gè)問題的最后，都提出了一些解決方案。

復(fù)位域交叉問題

1. 問題

在一個(gè)連續(xù)設(shè)計(jì)中，如果源寄存器的異步復(fù)位不同于目標(biāo)寄存器的復(fù)位，并且在起點(diǎn)寄存器的復(fù)位斷言過程中目標(biāo)寄存器的數(shù)據(jù)輸入發(fā)生異步變化，那么該路徑將被視為異步路徑，盡管源寄存器和目標(biāo)寄存器都位于同一個(gè)時(shí)鐘域，在源寄存器的復(fù)位斷言過程中可能導(dǎo)致目標(biāo)寄存器出現(xiàn)亞穩(wěn)態(tài)。這被稱為復(fù)位域交叉，其中啟動(dòng)和捕捉觸發(fā)的復(fù)位是不同的。

在這種情況下，C寄存器和A寄存器的起點(diǎn)異步復(fù)位斷言是不同的。在C寄存器復(fù)位斷言過程中而A觸發(fā)器沒有復(fù)位，如果A寄存器的輸入端有一些有效數(shù)據(jù)交易，那么C寄存器的起點(diǎn)異步復(fù)位斷言引起的異步變更可能導(dǎo)致目標(biāo)A寄存器發(fā)生時(shí)序違規(guī)，從而可能產(chǎn)生亞穩(wěn)態(tài)。

圖1：復(fù)位域交叉問題

在上面的時(shí)序圖中，當(dāng)有一些有效數(shù)據(jù)交易通過C1進(jìn)行時(shí)，rst_c_b獲得斷言，導(dǎo)致C1發(fā)生異步改變，w.r.t clk從而使QC1進(jìn)入亞穩(wěn)態(tài)，這可能導(dǎo)致設(shè)計(jì)發(fā)生功能故障。

2. 解決方案

* 使用異步復(fù)位、不可復(fù)位觸發(fā)器或D1觸發(fā)器POR.

* 如果復(fù)位源rst_c_b是同步的，那么則認(rèn)為來自C_CLR --> Q的用于從rst_c_b_reg -->C_CLR-->C_Q1-->C1-->A_D進(jìn)行設(shè)置保持檢查的時(shí)序弧能夠避免設(shè)計(jì)亞穩(wěn)態(tài)。然而，通常在默認(rèn)情況下 C_CLR-->Q時(shí)序弧在庫(kù)中不啟用，需要在定時(shí)分析過程中明確啟用。

* 在目的地(A)使用雙觸發(fā)器同步器，以避免設(shè)計(jì)中發(fā)生亞穩(wěn)態(tài)傳播。然而，設(shè)計(jì)人員應(yīng)確保安裝兩個(gè)觸發(fā)器引入的延遲不會(huì)影響預(yù)期功能。

由于組合環(huán)路導(dǎo)致復(fù)位源干擾

1. 問題

在SoC 中，全局系統(tǒng)復(fù)位在設(shè)備中組合了軟件或硬件生成的各種復(fù)位源。LVD復(fù)位、看門狗復(fù)位、調(diào)試復(fù)位、軟件復(fù)位、時(shí)鐘丟失復(fù)位是導(dǎo)致全局系統(tǒng)復(fù)位斷言的一些示例。 然而，如果由于任何復(fù)位源導(dǎo)致的全局復(fù)位斷言是完全異步的，且復(fù)位發(fā)生源邏輯被全局復(fù)位清零，那么設(shè)計(jì)中會(huì)產(chǎn)生組合環(huán)路，這會(huì)在該復(fù)位源產(chǎn)生干擾。組合路徑的傳播延遲會(huì)根據(jù)不同的流程、電壓或溫度以及干擾范圍而不同。如果設(shè)計(jì)中使用了組合信元用于復(fù)位斷言和去斷言，那么也會(huì)導(dǎo)致模擬中出現(xiàn)紊亂情況。這被視為設(shè)計(jì)人員的非常低級(jí)的錯(cuò)誤。

圖2：復(fù)位源干擾(基本問題)

在上圖中，當(dāng)復(fù)位源SW_Q斷言時(shí)，會(huì)導(dǎo)致rst_b斷言，這是全局復(fù)位。現(xiàn)在，如果全局復(fù)位本身被用于清除 “SW_Q” 復(fù)位斷言，那么會(huì)在設(shè)計(jì)中在SW_Q輸出和全局復(fù)位時(shí)產(chǎn)生干擾。此外，在模擬中，這會(huì)導(dǎo)致紊亂情況，因?yàn)閺?fù)位源斷言試圖通過該組合邏輯去斷言。

然而，如果復(fù)位源(SW_Q)在復(fù)位狀態(tài)機(jī)(觸發(fā)器的SET/CLR輸入)為全局復(fù)位斷言被異步使用，那么復(fù)位干擾可能能夠復(fù)位整個(gè)系統(tǒng)(通過斷言全局復(fù)位)，因?yàn)槿窒到y(tǒng)復(fù)位去斷言不僅僅與復(fù)位源去斷言相關(guān)。當(dāng)該復(fù)位源(有干擾)被同步使用或在觸發(fā)器D輸入使用的情況下可能依然有一個(gè)問題。干擾范圍可能無法在至少一個(gè)周期內(nèi)保持穩(wěn)定，因此這不會(huì)被目標(biāo)觸發(fā)器捕獲。此外，該復(fù)位源不能被用作任何電路的時(shí)鐘(除了脈沖捕捉電路)，因?yàn)樗赡苓`反時(shí)鐘寬度。

圖3：復(fù)位源干擾(問題2)

在上圖中，復(fù)位源SW_Q將出現(xiàn)干擾。雖然如果復(fù)位源SW_Q的干擾在某個(gè)觸發(fā)器被捕捉作為復(fù)位事件狀態(tài)(在S)或用于其他目的，全局復(fù)位輸出(rst_b)都沒有干擾，但它將導(dǎo)致時(shí)序違反/亞穩(wěn)態(tài)，或根本不可能被捕獲。

2. 解決方案

* 設(shè)計(jì)人員永遠(yuǎn)都不應(yīng)犯下上述(圖2)低級(jí)錯(cuò)誤。

* 如果復(fù)位實(shí)現(xiàn)如圖3所示，那么設(shè)計(jì)人員應(yīng)保證復(fù)位源(在該示例中為SW_Q)總是在觸發(fā)器的SET/CLR輸入使用，而不在D或CLK使用。

* 解決這個(gè)問題的最好的方法是在復(fù)位狀態(tài)機(jī)中使用之前注冊(cè)該復(fù)位源。 雖然它將導(dǎo)致時(shí)鐘依靠全局復(fù)位斷言，但是無論如何，如果沒有時(shí)鐘，該內(nèi)部復(fù)位(SW_Q)都不會(huì)斷言。請(qǐng)參見圖4.

圖4：解決方案1

此外，用戶也可以擴(kuò)展SW_Q斷言，然后再在設(shè)計(jì)中使用它，復(fù)位斷言與時(shí)鐘無關(guān)。 請(qǐng)參見圖5.

圖5：解決方案2

復(fù)位路徑的組合邏輯

1. 問題(I)

如果組合邏輯輸入大約在同一時(shí)間發(fā)生變化，那么使用復(fù)位路徑中的組合邏輯可能產(chǎn)生干擾，這可能在設(shè)計(jì)中觸發(fā)虛假?gòu)?fù)位。下面是一個(gè)RTL代碼，它會(huì)在設(shè)計(jì)中意外復(fù)位。

assign module_a_rstb = !((slave_addr[7:0]==8‘h02 & write_enable & (wdata[7:0]==00))

always @(posedge clk or negedge module_rst_b)

if(!module_rst_b) data_q <= 1’b0;

else data_q <= data_d;

在上面的示例中，slave_addr，write_enable和wdata改變它們的值 w.r.t system clock，使用靜態(tài)時(shí)序分析，設(shè)計(jì)人員可以保證在目標(biāo)觸發(fā)器的設(shè)置時(shí)間窗口之前這些信號(hào)在一個(gè)時(shí)鐘周期內(nèi)的穩(wěn)定性。然而，在該示例中，這些信號(hào)直接用作觸發(fā)器的異步清零輸入。

因此，即使在特定的時(shí)間slave_addr[7:0]在邏輯上將其值從“00000110”改為 “01100000”，但由于組合邏輯的傳播延遲(凈延遲和信元延遲)它可以用一個(gè)序列“00000110 --> 00000010 --> 00000000 --> 01000000 --> 01100000”生成過渡。

在這段時(shí)間里，salve_addr為“00000010”，如果wdata[7:0]始終為零且“write_enable” 已經(jīng)被斷言，那么它將在module_rst_b創(chuàng)建一個(gè)無用脈沖，從而導(dǎo)致虛假?gòu)?fù)位。

圖6：復(fù)位路徑的組合邏輯

2. 解決方案

首先注冊(cè)組合輸出，然后再將其用作復(fù)位源(如圖7所示)。

圖7：復(fù)位路徑的組合邏輯解決方案

3. 問題(II)

在上面的示例中，復(fù)位路徑的組合邏輯解決方案并不完善。如果組合邏輯輸入大約在同一時(shí)間發(fā)生變化，那么它可能在設(shè)計(jì)中觸發(fā)虛假?gòu)?fù)位。然而，如果組合邏輯的輸入信號(hào)變化相互排斥，那么它可能不會(huì)引起任何設(shè)計(jì)問題。例如，測(cè)試模式和功能模式相互排斥。因此復(fù)位路徑的測(cè)試復(fù)用是有效的設(shè)計(jì)實(shí)踐。

然而，對(duì)于某些情況，變化相互排斥的靜態(tài)信號(hào)或信號(hào)可能會(huì)導(dǎo)致設(shè)計(jì)出現(xiàn)虛假?gòu)?fù)位觸發(fā)。下面的示例描述了此類設(shè)計(jì)可能出現(xiàn)問題。

圖8：復(fù)位路徑的組合邏輯(問題 2)

在上面的示例中，多路復(fù)用結(jié)構(gòu)用于復(fù)位路徑，同時(shí)進(jìn)行RTL編碼。其中“mode” 是一個(gè)控制信號(hào)，不頻繁改變，而mode0_rst_b和mode_1_rst_b是兩個(gè)復(fù)位事件，然而在合成RTL時(shí)，在門控級(jí)它被分解成不同的復(fù)雜的組合(And-Or-Invert[AOI])信元。雖然在邏輯上它相當(dāng)于一個(gè)多路復(fù)用器，但由于不同的信元和凈延遲，每當(dāng)信號(hào)“mode”從 1-->0變化時(shí)，final_rst_b都會(huì)產(chǎn)生干擾。