選擇合適的示波器進(jìn)行高速電路調(diào)試和驗證

圖6: 幾種“帶寬”的定義圖示

除了應(yīng)用上需要注意以上這些事項以外，DSP功能還有一些要求。從上圖我們可以看到，DSP要求必須滿足奈奎斯特采樣率實時采樣。有一些廠家的示波器當(dāng)采樣率不滿足奈奎斯特帶寬時，會有難以預(yù)料的波形幅度失真，大多來自于這個原因。

同時，高性能示波器一般都是4通道。但是要在四個通道上同時實現(xiàn)標(biāo)定帶寬，還需要采樣率的支持。業(yè)界一般公認(rèn)2.5倍于帶寬的采樣率是保證帶寬的最低要求。這樣，如果使用8GHz以上的示波器做信號驗證（一般都是單次采集），泰克的DPO可以同時在4條通道同時提供全帶寬性能（每通道50G的采樣率可以有效保證最高20GHz的帶寬），而采用共享放大器和ADC結(jié)構(gòu)的示波器最多只能在兩條通道上達(dá)到全帶寬指標(biāo)，有的甚至僅僅能保證一條通道的性能。

存儲深度方面，很多驗證測試需要足夠的數(shù)據(jù)。如目前在高速串行信號的抖動和眼圖測試過程中都要求一次捕獲大量的數(shù)據(jù)，以進(jìn)行精確的抖動測量和預(yù)估，同時保證低誤碼率。以避免捕獲少量數(shù)據(jù)進(jìn)行分析的結(jié)果的偶然性和不確定性。類如HDMI測試規(guī)范（CTS1.2 a Page 15）要求捕獲1百萬個比特數(shù)據(jù)進(jìn)行眼圖分析，則需要示波器兩通道在10Gs/S的采樣率下使用16M的存儲深度。FBD Sigtest（Release notes Page6）推薦捕獲1百萬個比特數(shù)據(jù)進(jìn)行眼圖分析.PCIE 2.0的規(guī)范（Page239）規(guī)定強制要求捕獲1Mlillion數(shù)據(jù)進(jìn)行眼圖抖動分析。則需要示波器單通道在40Gs/S的采樣率下使用8M的存儲深度。

另一個例子：為了減少EMI的串?dāng)_和輻射，在大多數(shù)高速串行信號中均使用了加入了擴頻時鐘（spread spectrum clock）,它可以使串行信號的速率在一個適當(dāng)?shù)姆秶鷥?nèi)進(jìn)行漂移，從而使其頻譜在一個較寬的范圍內(nèi)擴散，尖峰值顯著降低，可以有效減少EMI問題。例如 FBD規(guī)范（Page15）明確規(guī)定需要支持頻率很低的30-33K的頻率的擴頻時鐘，其他如PCIE,SATAI,SATAII同樣要支持此功能。為了驗證Motherboard上的諸如此類的串行信號是否支持?jǐn)U頻時鐘，而且確認(rèn)其調(diào)制頻率是否在30-33K之間。就必須一次捕獲足夠長時間的信號進(jìn)行頻率抖動分析。一次抓取的采樣點數(shù)可以用下面的公式計算：每個擴頻周期約位1/33k=30uS，由于是捕獲高速串行信號，采樣率至少為40Gs/S,即采樣間隔為25pS，則捕獲單個周期的總采樣點數(shù)為30uS/25ps=1.2M,為了實現(xiàn)準(zhǔn)確的擴頻時鐘的測量，一般建議捕獲10個以上的擴頻時鐘周期, 所以總的采樣點數(shù)為1.2M*10=12M.需要強調(diào)的是，此12M的存儲深度必須使用在40Gs/s或更高的采樣率下才有意義。

有些示波器設(shè)計時采用將高速采集前端（多達(dá)80顆ADC）和高速內(nèi)存在物理上用一顆SOC芯片實現(xiàn)，由于有太多功能在一個芯片內(nèi)部實現(xiàn)，導(dǎo)致片內(nèi)高速內(nèi)存容量的限制（在40GS/s下不大于2M），而且無法對內(nèi)存擴展升級。為了彌補這種設(shè)計結(jié)構(gòu)的缺陷，這類示波器會采用在芯片外部添加低速存儲器彌補片內(nèi)高速內(nèi)存的限制，但外部存儲器不能在高采樣率下工作，一般只能提供2GS/s，樣點間隔500ps，無法在信號邊沿采集足夠樣點，甚至出現(xiàn)會出現(xiàn)混疊，所以它無法提供高精度時間測試結(jié)果。泰克DPO可以提供每通道200M的存儲深度，且無任何使用限制，是業(yè)界最高的能力。這一能力讓使用DPO進(jìn)行驗證測試的工程師在工作里游刃有余。