半導體材料爭相從10nm向5nm發(fā)展

　　隨著晶體管向10nm、7nm甚至更小尺寸的發(fā)展，半導體行業(yè)面臨著真正的材料選擇困擾。基板、溝道、柵和接觸材料都迫切需要評估。

　　“在14nm,10nm工藝時代，器件架構(gòu)是確定的。”Intermolecular有限公司半導體部門高級副總裁兼總經(jīng)理RajJammy表示，“大多數(shù)情況下采用FinFET架構(gòu)，當然也有其它選項，如完全耗盡型絕緣硅(SOI)。”

　　對于10nm和7nm來說，Jammy認為高K值金屬柵將占主導地位，但真正的挑戰(zhàn)將是溝道本身。在10nm節(jié)點，鍺(Ge)很可能成為溝道材料之一。“但當你加入鍺時，會有一連串的問題出現(xiàn)。”Jammy指出。

　　他認為迫切需要解決的問題包括：

　　1)需要哪種柵疊層與鍺一起使用?

　　2)鍺的接觸方案是什么?

　　3)半導體業(yè)將如何在相同裸片上混合并匹配鍺與硅溝道?

　　4)半導體業(yè)將如何處理用于混合/匹配方案的工藝?

　　意識到半導體行業(yè)正面臨著許多變化(例如HVMEUVL，450mm晶圓，3D架構(gòu)，新的封裝技術(shù)等)，Jammy認為整個行業(yè)通過精誠合作開展更具競爭力的研發(fā)非常重要，希望通過競爭前的合作研發(fā)最大程度地降低開發(fā)成本。

　　然而這不只是工藝和器件開發(fā)的問題。即將在2014年美西半導體設(shè)備暨材料展(SemiconWest)上發(fā)表演講的Jammy指出，物聯(lián)網(wǎng)(IoT)催生了一整套新的應(yīng)用，這些應(yīng)用要求分布廣泛的設(shè)備彼此間相互通信，進而產(chǎn)生和管理大數(shù)據(jù)，同時還要滿足低功耗和高性能要求。

　　“這句話的真實意思是，為了半導體行業(yè)的健康發(fā)展，我們必須走到一起，提出極具成本效益的方法來開發(fā)下一代技術(shù)。根本沒有其它方法能夠讓整個行業(yè)更高效地向前發(fā)展。”他還為盡可能標準化提出了充分的理由，以確保使用最少的行業(yè)資源。

　　對于IMEC公司負責工藝技術(shù)的高級副總裁AnSteegen來說，半導體業(yè)界發(fā)展藍圖總是在芯片功耗、性能、面積和成本之間尋求一種平衡。“當我們向10nm及以下發(fā)展時，為了能夠在降低功耗的條件下獲得所要的性能，你需要調(diào)整Vdd。”同樣要在SemiconWest的“Gettingto5nmDevices”小組會上發(fā)表演講的Steegen表示。

　　她解釋說，在20nm/14nm工藝時代，引入的完全耗盡型器件改進了器件的靜電性能，因此支持Vdd的調(diào)整。為了進一步使器件向10nm/7nm工藝時代發(fā)展，Steengen認為必須同時提高器件的靜電特性和性能。靜電的改進可以引入全環(huán)柵(GAA)器件實現(xiàn)。

　　“使用異質(zhì)溝道器件(如非硅溝道)是提高性能的一種技術(shù)。”Steengen解釋，“采用這種方案后，可以用更高遷移率材料替代溝道中的硅，比如鍺或銦砷化鎵，見圖1。”

　　IMEC最近在III-VFinFET(NFET)方面取得一些關(guān)鍵性的突破。“鍺也一直在用。”Steegen表示，“在向10nm或7nm發(fā)展的過程中，純鍺PFET無疑是極有價值的候選材料。”

　　5nm時的材料怎么樣?

　　要想說清楚7nm和5nm之間會發(fā)生什么事情有點難度，但Sematech公司原子級可制造性計劃經(jīng)理ChrisHobbs相信，5nm節(jié)點也許是III-V溝道材料的合適切入點。

　　雖然低溫處理對于10nm和7nm的晶體管來說非常重要，但Hobbe認為在使用III-V材料時尤其重要。III-V材料還帶來了另外一個問題：處理由于在工藝流程中使用砷而產(chǎn)生的費水流。Sematech公司有一個專門用來解決這個問題的項目。開發(fā)新的內(nèi)嵌計量工藝則是另外一個代工廠基礎(chǔ)設(shè)施課題。

　　Steengen強調(diào)，為了應(yīng)對計量工具的新功能以及新的材料表征方法，半導體聯(lián)盟有許多合作性工作要做。

　　“當你開始觀察3D結(jié)構(gòu)并開始插入新的材料、使得流程具有可制造性之時，你需要計量。”Steegen表示。IMEC也在與供應(yīng)商一起評估外延材料的缺陷檢測，以及針對EUV的覆蓋和CD計量。

　　SemiconWest2014上的另外一位演講人、納米科學與工程學院(SUNYCNSE)納米工程專業(yè)助理教授ChristopherBorst指出，由于在10nm及以下工藝缺少一致意見，業(yè)界存在多方向的努力去發(fā)現(xiàn)和開發(fā)新的溝道材料。

　　“在納米科學與工程學院的300mm開發(fā)線中，已經(jīng)有多種替代性的器件架構(gòu)正在開發(fā)。”Borst透露，“已經(jīng)在300mm晶圓上開發(fā)出硅納米線器件，并針對輻射嚴重的應(yīng)用進行了評估。”

　　Borst表示，這種架構(gòu)具有提供接近理想的亞閾值特性和優(yōu)異的溝道控制的潛力，并且可以用現(xiàn)有的300mm硅工具套件進行集成。“難點在于設(shè)計限制、柵極均勻性以及經(jīng)過工藝流程時納米線的結(jié)構(gòu)穩(wěn)定性。”

　　在開發(fā)硅納米線的同時，納米科學與工程學院研究人員還專注于硅以外材料的研發(fā)，并且正在與工業(yè)和研究合作協(xié)會開展合作。“我們正在評估用作下一代器件中的溝道材料的III-V層。”Borst透露。

　　“我們正致力于為符合環(huán)境方針的III-V柵疊層、接觸以及源-漏工程技術(shù)開發(fā)相應(yīng)的模塊，同時達成亞10nm器件性能目標。”另外，該研究機構(gòu)正在改善薄膜缺陷，同時開發(fā)能夠采用III-V溝道的集成化工藝解決方案。

　　納米科學與工程學院還在研發(fā)硅器件的替代品，比如采用石墨烯或另外的2D單層材料的器件。“目前石墨烯是用于下一代器件架構(gòu)的前沿突破性解決方案。”Borst表示。

　　“我們正在研究這些層的生長、器件設(shè)計和集成化模塊開發(fā)，以及后續(xù)向主流工藝中的引進。”據(jù)他透露，該研究機構(gòu)在石墨烯的生長以及轉(zhuǎn)移到300mm晶圓基板上實現(xiàn)清潔、可重復的處理方面已經(jīng)取得了成功。

　　沒有挑戰(zhàn)或障礙的話微縮將失去樂趣

　　在微縮路徑的研發(fā)障礙問題上，Jammy談到了邏輯和內(nèi)存的微縮。Jammy表示，“隨著我們從14nm向10nm、7nm、5nm的發(fā)展，內(nèi)存空間、特別是NAND驅(qū)動的內(nèi)存空間也在快速進步。”

　　“與邏輯一樣，內(nèi)存的進展也非常巨大，而面臨的問題和障礙也非常相似。”Jammy認為向3D器件架構(gòu)的發(fā)展對邏輯和內(nèi)存來說都是最大的驅(qū)動因素之一，而且新材料呼之欲出。圖3顯示了將III-V材料從實驗室?guī)У酱S所需的關(guān)鍵工藝模塊總結(jié)。

　　基礎(chǔ)設(shè)施和工具也是挑戰(zhàn)，特別是因為半導體行業(yè)目前的基礎(chǔ)設(shè)施和工具都是針對2D制造準備的。

　　“我們已經(jīng)轉(zhuǎn)向位成本可擴展(BiCS)的內(nèi)存，或垂直型NAND內(nèi)存。與此同時我們也啟動了FinFET架構(gòu)。”Jammy表示。他認為，半導體行業(yè)還沒能全面回答當前工具是否能夠滿足3D設(shè)計、制造和計量的需要，或者只是利用現(xiàn)有工具過渡到3D。

　　“例如，我們沒有必要開發(fā)簡單的解決方案用于測量FinFET結(jié)構(gòu)側(cè)邊的薄膜厚度，或疊層式NAND內(nèi)存器件的深孔。如果NANDBiCS內(nèi)存中的第6個器件與其它器件有所不同，我們總是能以糾錯的方式把它找出來，但我們不知道如何從開發(fā)階段之初就避免這個問題。”

　　他進一步指出，對這些問題的回答可能導致完全不同的制造方法。“我們要防止這類工藝缺陷嗎?或者我們只需依靠冗余設(shè)計、并在最終測試中把它剔除出去?”

　　Jammy堅持認為這些是半導體行業(yè)需要詢問和回答的問題，因為這個行業(yè)正在向高密度的3D器件架構(gòu)發(fā)展，迫切需要極具成本效益的解決方案。

　　對于Hobbs來說，需要克服的一個重要微縮挑戰(zhàn)是找到一種柵疊層材料，這種材料能夠同時在不同材料上工作。“系統(tǒng)級芯片設(shè)計使用種類廣泛的器件構(gòu)建電路，而高遷移性溝道也許只用這些器件類型中的一個子集就能實現(xiàn)。”Hobbs表示。

　　尋找這種材料是很有吸引力的，因為標準/通用柵疊層材料可以減少工藝流程中的步驟數(shù)量，并減少生產(chǎn)線中的工具數(shù)量。誠然，Hobbs相信確定工藝的通用化方法就目前這個時間節(jié)點而言還不成熟。

　　在接觸材料上，Hobbs引用了SEMATECH最近在鎳的使用方面開展的工作。“這是一種好的接觸材料，可與硅、硅化鍺、鍺和III-V溝道材料一起使用。”Hobbs指出，“如果你在考慮新的溝道材料和第一個切入點，PMOS和NMOS器件也許沒有相同的溝道材料。”

　　選擇過程是在集成簡易性和為每個器件選擇最佳溝道材料的靈活性之間的折衷，Hobbs表示。鍺溝道對PMOS來說有吸引力，可能早于III-V材料引入。然而對NMOS器件來說，III-V溝道更具吸引力。單種III-V溝道材料可能被NMOS和PMOS同時使用，只是在器件性能方面有所折衷。

　　隨著半導體行業(yè)向下一個節(jié)點的過渡，除了復雜性變得更高以外，比如需要調(diào)查更多的材料和架構(gòu)選項，開發(fā)新的工藝步驟，Steegen發(fā)現(xiàn)還有另外一個問題會出現(xiàn)。“合并，不僅在代工層次，而且在供應(yīng)商層次，已經(jīng)達到頂點，很少有公司愿意迎接更大的挑戰(zhàn)。”

　　Steegen表示，“代工廠和設(shè)備供應(yīng)商需要在工藝開發(fā)早期就一起工作，并且需要進一步協(xié)調(diào)他們的開發(fā)。”

　　Steegen相信更強更早的交互可以“去風險”，并優(yōu)化開發(fā)的投資回報。因此，需要研發(fā)平臺支持這種更緊密的交互——這種平臺能讓設(shè)備供應(yīng)商比以往更早且更深入地涉足工藝步驟開發(fā)。

　　據(jù)她預計，IMEC與開發(fā)原始工藝步驟的設(shè)備供應(yīng)商之間的戰(zhàn)略關(guān)系、以及與聯(lián)盟的代工伙伴之間的關(guān)系將繼續(xù)向前發(fā)展。

　　其它微縮路徑

　　5nm及以后的工藝節(jié)點將如何發(fā)展目前還不清楚，但Jammy有一個實用方法。“如果你將標準的經(jīng)濟驅(qū)動方法施加于那個節(jié)點的微縮，我們發(fā)現(xiàn)第一件事是微縮的目標是在芯片上增加更多的功能。”Jammy告訴SEMI。

　　因此不管功能是通過尺寸縮小還是其它形式縮小實現(xiàn)的，仍然是屬于縮小的成果。很長時間以來，ITRS和其它人都建議功能性縮放可以源自增加更多模擬、射頻和其它“超出摩爾定律”的元件，或采用3D/2.5D系統(tǒng)級封裝方法。

　　為了提高器件密度和功能，同時繼續(xù)降低功耗，要求半導體行業(yè)考慮如何在新技術(shù)中發(fā)揮與3D器件架構(gòu)有關(guān)的優(yōu)勢—見圖4。

　　“在5nm節(jié)點，我們也許會有納米線器件，而在這之后，也許我們只需采用類似目前內(nèi)存技術(shù)那樣將這些器件堆疊起來。”

　　基于這個思路，半導體行業(yè)可以開始考慮新的器件微縮方法、電路級功能和計算方法。Jammy表示，“舉例來說，我們必須用2D架構(gòu)構(gòu)建SRAM單元嗎?或者說我們可以先在垂直的納米線上進行搭建、然后指出如何連線不同層嗎?”

　　他相信這些問題的回答將引領(lǐng)半導體行業(yè)向5nm和更小尺寸發(fā)展。否則，縮放也許是一個非常緩慢、收益遞減的痛苦過程。

　　在7nm以后，由于柵極和接觸部分之間沒有了空間，Steegen認為邏輯方面可以采用多個不同的路徑。“你能夠以某種方法實現(xiàn)所有垂直器件(即垂直納米線)或疊層器件”，她表示，“當你開始在彼此之上堆疊器件時，這將是一個極具突破性的趨勢—對設(shè)計來說是突破性的，當然，你的整個集成和工藝流程也會發(fā)生改變。”

　　目前正在對用于7nm以后的高遷移率傳導材料(如石墨烯)、或具有更高遷移性能的2D材料進行評估。Steegen認為主要問題是與CMOS的兼容性。

　　“例如對于雙層石墨烯來說，如何才能將它插入CMOS工藝流程來生成PFET和NFET，以及如何設(shè)計帶隙。”她指出。