ASIC和SoC設(shè)計中嵌入式存儲器的優(yōu)化

內(nèi)容尋址存儲器IP：

由于速度更快，能耗更低，且與用于執(zhí)行大量搜索任務(wù)的應(yīng)用程序的算法途徑相比，占用芯片空間更小，因此這類IP大多作為TCAM（三進制）或BCAM（二進制）IP，用于搜索引擎類應(yīng)用程序。通常情況下，搜索可在單個時鐘周期內(nèi)完成。TCAM和BCAM通常用于包轉(zhuǎn)發(fā)、以太網(wǎng)地址過濾、路由查詢、固件搜索、主機ID搜索、存儲器去耦合、目錄壓縮、包分類以及多路高速緩存控制器等。

單晶體管SRAM：

這種結(jié)構(gòu)雖然速度有所下降，但密度極高，可用于180 nm，160 nm，152 nm，130 nm，110 nm，90 nm以及65 nm流程。尤其適用于需要大量片上存儲空間——大多大于256Kbit，但不需要極高的存取速度的ASIC/SoC程序，以及空間有限且存儲器塊存在泄露電流的設(shè)計。本結(jié)構(gòu)可生成與SRAM工作原理相似的存儲器陣列，但其基礎(chǔ)為單晶體管/單電容（1T）存儲單元（如動態(tài)RAM所用）。

由于采用了6T存儲陣列，因此在相同的芯片空間上，單晶體管SRAM陣列的存儲能力更強，但需要在系統(tǒng)控制器和邏輯層面，了解存儲器的動態(tài)特性，并在刷新控制的提供上發(fā)揮積極作用。在某些情況下，為使其看起來像簡單易用的SRAM陣列，也可能對DRAM及其自身控制器進行集成。通過高密度1T宏塊與某些提供刷新信號的支持邏輯的整合，可使存儲單元的動態(tài)特性透明化，設(shè)計師可在實施ASIC和SoC解決方案時，將存儲器塊作為靜態(tài)RAM對待。

作為可獲得許可IP，1T SRAM可從晶圓代工廠獲得。但是，由于某些此類IP需要額外掩膜層（除標準CMOS層外），增加了晶圓成本，因而限制了晶圓代工廠的可選制造空間。為使額外的晶圓加工成本物有所值，芯片上采用的總DRAM陣列大小，通常必須大于50%的芯片空間。大部分可用DRAM宏均為硬宏單元，大小、長寬比以及接口的可選空間有限。

有一種單晶體管SRAM的特殊變體，采用了可通過標準批量CMOS流程制造的架構(gòu)，因此，它既無需修改掩膜，也無需額外的流程步驟。此類IP宏塊具有更高的成本效益（流程成本可節(jié)省15-20%），并且可在任何工廠進行加工，也可出于成本或生產(chǎn)能力等原因，改換加工工廠。這種解決方案提供了多種尺寸、長寬比和接口，可逐一指定相應(yīng)的存儲器編譯器。對于系統(tǒng)的其余部分來說，生成的存儲器塊接口看起來就像靜態(tài)RAM，但其密度（位/單元空間）是基于6T存儲單元的存儲器陣列的2倍（經(jīng)過對作為空間計算一部分的全部支持電路的平均）。對于大型存儲器陣列來說，支持電路所需全部空間所占百分比較小，存儲器塊的空間利用率也更高。

存儲器編譯器工具：

嵌入式存儲器編譯器的職責(zé)是，針對特定存儲器應(yīng)用程序的確切需求，量身定做基本的IP存儲器宏單元。若適用范圍足夠廣，編譯器可允許設(shè)計師選擇最優(yōu)架構(gòu)，自動生成存儲器陣列，并精確確定優(yōu)化程序所需的速度、密度、功率、成本、可靠性以及大小等因素。通過編譯器的自動化操作，可降低非經(jīng)常性工程成本，并可減少手動陣列優(yōu)化相關(guān)的潛在錯誤。編譯器不但可使客戶的內(nèi)核大小、接口以及長寬比均達到最理想數(shù)值，而且還可幫助他們最大限度地縮短上市時間。作為編譯流程的一部分，編譯器還可向設(shè)計師提供存儲器陣列的電氣、物理、仿真（Verilog）、BIST/DFT模型以及綜合視圖。


表2：嵌入式存儲器IP的商業(yè)案例。

結(jié)論

為新的ASIC/SOC選擇最優(yōu)嵌入式存儲器IP是設(shè)計決策的關(guān)鍵。設(shè)計師應(yīng)了解適用于其特定應(yīng)用程序的最佳存儲器特性的所有關(guān)鍵參數(shù)，其尋求的存儲器IP應(yīng)具有足夠的適應(yīng)性，可滿足目標SoC的各種需求。盡管有現(xiàn)成的免費存儲器IP可供使用，但與可為特定應(yīng)用程序提供更好特性的收費IP相比，它并不能總是提供最佳解決方案。

經(jīng)過充分調(diào)試的存儲器IP具有體積小、泄露功率低、動態(tài)能耗低、速度快等特點，可使設(shè)計師的解決方案進一步優(yōu)化，不但可在產(chǎn)品的整個壽命周期內(nèi)，帶來上百萬美元的結(jié)余，而且也使其芯片在競爭激烈的ASIC/SOC市場上，得到更好的差異化。