ARM體系結(jié)構(gòu)之：流水線

1．3級(jí)流水線ARM組織

3級(jí)流水線ARM組織如圖2.2所示，其主要的組成如下：

① 處理器狀態(tài)寄存器堆（Rigister Bank）。它有兩個(gè)讀端口和一個(gè)寫端口，每個(gè)端口都可以訪問任意寄存器。另外還有附加的可以訪問PC的一個(gè)讀端口和一個(gè)寫端口。

② 桶形移位寄存器（Barrel Shifter）。它可以把一個(gè)操作數(shù)移位或循環(huán)移位任意位數(shù)。

③ ALU。完成指令集要求的算術(shù)或邏輯功能。

圖2.2 3級(jí)流水線ARM的組織

④ 地址寄存器（Address Register）和增值器（Incrementer）。可選擇和保存所用的存儲(chǔ)器地址并在需要時(shí)產(chǎn)生順序地址。

⑤ 數(shù)據(jù)輸出寄存器（data-out register）和數(shù)據(jù)輸入寄存器（data-in register）。用于保存?zhèn)鬏數(shù)酱鎯?chǔ)器和從存儲(chǔ)器輸出的數(shù)據(jù)。

⑥ 指令譯碼器和相關(guān)的控制邏輯（instruction decode and control）。

例2.1顯示了一條單周期指令在流水線上的執(zhí)行過程。

【例2.1】

ADD r1，r2

指令在流水線上的執(zhí)行過程如圖2.3所示。

圖2.3 單周期指令在流水線上的執(zhí)行過程

在ADD指令中，需要訪問兩個(gè)寄存器操作數(shù)，B總線上的數(shù)據(jù)移位后與A總線上的數(shù)據(jù)在ALU中組合，再將結(jié)果寫回寄存器堆。在指令執(zhí)行過程中，程序計(jì)數(shù)器的數(shù)據(jù)放在地址寄存器中，地址寄存器的數(shù)據(jù)送入增值器。然后將增值后的數(shù)據(jù)拷貝到寄存器堆的r15（程序計(jì)數(shù)器），同時(shí)還拷貝到地址寄存器，作為下一次取指的地址。

到ARM7為止的ARM處理器使用簡(jiǎn)單的3級(jí)流水線，包括下列流水線級(jí)：

· 取指（fetch）：從寄存器裝載一條指令。

· 譯碼（decode）：識(shí)別被執(zhí)行的指令，并為下一個(gè)周期準(zhǔn)備數(shù)據(jù)通路的控制信號(hào)。在這一級(jí)，指令占有譯碼邏輯，不占用數(shù)據(jù)通路。

· 執(zhí)行（excute）：處理指令并將結(jié)果寫回寄存器。

圖2.4顯示了3級(jí)流水線指令執(zhí)行過程。

圖2.4 3級(jí)流水線

當(dāng)處理器執(zhí)行簡(jiǎn)單的數(shù)據(jù)處理指令時(shí)，流水線使得平均每個(gè)時(shí)鐘周期能完成1條指令。但1條指令需要3個(gè)時(shí)鐘周期來(lái)完成，因此，有3個(gè)時(shí)鐘周期的延時(shí)（latency），但吞吐率（throughput）是每個(gè)周期一條指令。例2.2通過一個(gè)簡(jiǎn)單的例子說明了流水線的機(jī)制。

【例2.2】

指令序列為：

ADD r1 r2

SUB r3 r2

CMP r1 r3

流水線指令序列如圖2.5所示。

圖2.5 流水線指令順序

在第一個(gè)周期，內(nèi)核從存儲(chǔ)器取出指令A(yù)DD；在第二個(gè)周期，內(nèi)核取出指令SUB，同時(shí)對(duì)ADD譯碼；在第三個(gè)周期，指令SUB和ADD都沿流水線移動(dòng)，ADD被執(zhí)行，而SUB被譯碼，同時(shí)又取出CMP指令?？梢钥闯觯魉€使得每個(gè)時(shí)鐘周期都可以執(zhí)行一條指令。

當(dāng)執(zhí)行多條指令時(shí)，流水線的執(zhí)行不一定會(huì)如圖2.5那么規(guī)則，圖2.6顯示了有STR指令的流水線狀態(tài)。

圖2.6 含有存儲(chǔ)器訪問指令的流水線狀態(tài)

圖2.6中在單周期指令A(yù)DD后出現(xiàn)了一條數(shù)據(jù)存儲(chǔ)指令STR。訪問主存儲(chǔ)器的指令用陰影表示，可以看出在每個(gè)周期都使用了存儲(chǔ)器。同樣，在每一個(gè)周期也使用了數(shù)據(jù)通路。在執(zhí)行周期、地址計(jì)算和數(shù)據(jù)傳輸周期，數(shù)據(jù)通路都是被占用的。在譯碼周期，譯碼邏輯負(fù)責(zé)產(chǎn)生下一周期用到的數(shù)據(jù)通路的控制信號(hào)。