硬件電路時(shí)序計(jì)算方法與應(yīng)用實(shí)例

　　摘要：本文針對(duì)高速電路設(shè)計(jì)中經(jīng)常面臨的時(shí)序問(wèn)題，提出了時(shí)序分析和計(jì)算方法，并結(jié)合SPI4.2接口給出了具體分析實(shí)例。

　　1 滿(mǎn)足接收端芯片的建立/保持時(shí)間的必要性

　　在高速數(shù)字電路設(shè)計(jì)中，由于趨膚效應(yīng)、臨近干擾、電流高速變化等因素，設(shè)計(jì)者不能單純地從數(shù)字電路的角度來(lái)審查自己的產(chǎn)品，而要把信號(hào)看作不穩(wěn)定的模擬信號(hào)。采用頻譜分析儀對(duì)信號(hào)分析，可以發(fā)現(xiàn)，信號(hào)的高頻譜線主要來(lái)自于信號(hào)的變化沿而不是信號(hào)頻率。例如一個(gè)1MHz的信號(hào)，雖然時(shí)鐘周期為1微秒，但是如果其變化沿上升或下降時(shí)間為納秒級(jí)，則在頻譜儀上可以觀察到頻率高達(dá)數(shù)百兆赫茲的譜線。因此，電路設(shè)計(jì)者應(yīng)該更加關(guān)注信號(hào)的邊沿，因?yàn)檫呇赝簿褪切盘?hào)頻譜最高、最容易受到干擾的地方。

　　在同步設(shè)計(jì)中，數(shù)據(jù)的讀取需要基于時(shí)鐘采樣，根據(jù)以上分析，為了得到穩(wěn)定的數(shù)據(jù)，時(shí)鐘的采樣點(diǎn)應(yīng)該遠(yuǎn)離數(shù)據(jù)的變化沿。

　　圖1是利用時(shí)鐘CLK的上升沿采樣數(shù)據(jù)DATA的示例。DATA發(fā)生變化后，需要等待至少Setup時(shí)間(建立時(shí)間)才能被采樣，而采樣之后，至少Hold時(shí)間(保持時(shí)間)之內(nèi)DATA不能發(fā)生變化。因此可以看出，器件的建立時(shí)間和保持時(shí)間的要求，正是為了保證時(shí)鐘的采樣點(diǎn)遠(yuǎn)離數(shù)據(jù)的變化沿。如果在芯片的輸入端不能滿(mǎn)足這些要求，那么芯片內(nèi)部的邏輯將處于非穩(wěn)態(tài)，功能出現(xiàn)異常。

　　2 時(shí)序分析中的關(guān)鍵參數(shù)

　　為了進(jìn)行時(shí)序分析，需要從datasheet(芯片手冊(cè))中提取以下關(guān)鍵參數(shù)：

　　● Freq：時(shí)鐘頻率，該參數(shù)取決于對(duì)芯片工作速率的要求。

　　● Tcycle：時(shí)鐘周期，根據(jù)時(shí)鐘頻率Freq的倒數(shù)求得。Tcycle=1/Freq。

　　● Tco：時(shí)鐘到數(shù)據(jù)輸出的延時(shí)。上文提到，輸入數(shù)據(jù)需要采用時(shí)鐘采樣，而輸出數(shù)據(jù)同樣也需要參考時(shí)鐘，不過(guò)一般而言，相比時(shí)鐘，輸出的數(shù)據(jù)需要在芯片內(nèi)延遲一段時(shí)間，這個(gè)時(shí)間就稱(chēng)為T(mén)co。該參數(shù)取決于芯片制造工藝。

　　● Tsetup(min)：最小輸入建立時(shí)間要求。

　　● Thold(min)：最小輸入保持時(shí)間要求。

　　除以上五個(gè)參數(shù)外，時(shí)序分析中還需要如下經(jīng)驗(yàn)參數(shù)：

　　● Vsig：信號(hào)傳輸速度。信號(hào)在電路上傳輸，傳輸速度約為6英寸/納秒。

　　時(shí)序計(jì)算的目標(biāo)是得到以下兩個(gè)參數(shù)之間的關(guān)系：

　　● T_flight-data：數(shù)據(jù)信號(hào)在電路板上的走線延時(shí)。

　　● T_flight-clk：時(shí)鐘信號(hào)在電路板上的走線延時(shí)。

　　以上參數(shù)是進(jìn)行時(shí)序分析的關(guān)鍵參數(shù)，對(duì)于普通的時(shí)序分析已經(jīng)足夠。

　　3 源同步系統(tǒng)的時(shí)序計(jì)算

　　源同步系統(tǒng)指數(shù)據(jù)和時(shí)鐘是由同一個(gè)器件驅(qū)動(dòng)發(fā)出的情況，下圖是常見(jiàn)的源同步系統(tǒng)拓?fù)浣Y(jié)構(gòu)：

　　該系統(tǒng)的特點(diǎn)是，時(shí)鐘和數(shù)據(jù)均由發(fā)送端器件發(fā)出，在接收端，利用接收到的時(shí)鐘信號(hào)CLK采樣輸入數(shù)據(jù)信號(hào)DATA。

　　源同步系統(tǒng)的時(shí)序計(jì)算公式為^[1]：

　　T_CO(max) + (T_flight-data - T_flight-clk)_MAX + Tsetup(min) < Tcycle (式1)

　　T_CO(min) + (T_flight-data - T _flight-clk)_MIN > Thold(min) (式2)

　　時(shí)序計(jì)算的最終目標(biāo)是獲得T_flight-data - T _flight-clk的允許區(qū)間，再基于該區(qū)間，通過(guò)Vsig參數(shù)，推算出時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)的走線長(zhǎng)度關(guān)系。

　　4 SPI4.2接口時(shí)序分析

　　SPI4.2^[2](System Packet Interface Level4, Phase 2)接口是國(guó)際組織OIF制定的針對(duì)OC192(10Gbps)速率的接口。目前廣泛應(yīng)用在高速芯片上，作為物理層芯片和鏈路層芯片之間的接口。SPI4.2的接口定義如下：

　　SPI4.2接口信號(hào)按照收、發(fā)方向分為兩組，如圖3中，以T開(kāi)頭的發(fā)送信號(hào)組和以R開(kāi)頭的接收信號(hào)組。每組又分為兩類(lèi)，以發(fā)送信號(hào)組為例，有數(shù)據(jù)類(lèi)和狀態(tài)類(lèi)，其中數(shù)據(jù)類(lèi)包含TDCLK、TDAT[15:0]，TCTL，狀態(tài)類(lèi)包含TSCLK，TSTAT[1:0]。