一種低誤碼率的ADS-B接收機(jī)的設(shè)計(jì)

摘要：針對(duì)廣播式自動(dòng)相關(guān)監(jiān)控(ADS-B)接收機(jī)存在高誤碼率的問(wèn)題，設(shè)計(jì)一種基于FPGA的ADS-B接收機(jī)，通過(guò)ADC電路轉(zhuǎn)換解調(diào)后的模擬信號(hào)為數(shù)字信號(hào)，并利用FPGA的并行處理的特點(diǎn)，采用流水線方式處理ADS-B信號(hào);利用有關(guān)數(shù)字濾波和數(shù)字信號(hào)提取算法，計(jì)算得到ADS-B信息，并經(jīng)過(guò)PL2303HX發(fā)送電腦上位機(jī)中。實(shí)驗(yàn)結(jié)果證明，可以較好地完成1090MHz ES ADS-B信號(hào)的接收，實(shí)現(xiàn)了內(nèi)部數(shù)字信號(hào)濾波算法和CRC校驗(yàn)，有效地降低設(shè)備的誤碼率。

1 序言

　　廣播式自動(dòng)相關(guān)監(jiān)視(ADS-B)是一種基于GPS全球衛(wèi)星定位系統(tǒng)和空-空、地-空數(shù)據(jù)鏈通信的航空器運(yùn)行監(jiān)視技術(shù)^[1]，正在逐漸成為空中交通管制的一種重要監(jiān)視手段。ADS-B技術(shù)將衛(wèi)星導(dǎo)航、通信技術(shù)、機(jī)載設(shè)備以及地面設(shè)備等先進(jìn)技術(shù)相結(jié)合，提供了更加安全、高效的空中交通監(jiān)視手段，能有效提高管制員和飛行員的運(yùn)行態(tài)勢(shì)感知能力，擴(kuò)大監(jiān)視覆蓋范圍，提高空中交通安全水平、空域容量與運(yùn)行效率^[2]。本文介紹了一種基于FPGA的1090MHz ES ADS-B的設(shè)計(jì)方法，通過(guò)ADC采樣解調(diào)之后的信號(hào)，并通過(guò)數(shù)字濾波的方法濾除干擾信號(hào)，得到真實(shí)信號(hào)，利用相關(guān)的解算算法，提出ADS-B中的信息，并將其發(fā)送到上位機(jī)中。

1.1 ADS-B消息格式

　　1090MHz ES ADS-B消息包含了四個(gè)識(shí)別脈沖信號(hào)和112位或56位的消息序列。ADS-B消息數(shù)據(jù)編碼格式采用脈沖位置調(diào)制(PPM)編碼，如圖1所示。

1.2 消息提取算法

　　ADS-B的消息提取采用振幅比較的方法，在該接收機(jī)中，采用了10MSPS的采樣速率，所以每個(gè)信息位前、后時(shí)間位置脈沖分別采樣5次 ^[3] 。

　　(1)將信息位前時(shí)間位置的采樣集合命名為，后時(shí)間位置采樣集合為 ;

　　(2)計(jì)算出S_A，S_B內(nèi)在參考功率R_ef正負(fù)3dB之內(nèi)的所有采樣點(diǎn)：

　　其中R_ef為參考功率，即每個(gè)信息位的10個(gè)采樣點(diǎn)相近振幅最多點(diǎn)的集合;

　　(3)計(jì)算出S_A，S_B內(nèi)參考功率小6dB以上所有采樣點(diǎn)集合：

　　(4)對(duì)以上四個(gè)集合的點(diǎn)進(jìn)行加權(quán)運(yùn)算，考慮到本系統(tǒng)FPGA的性能，所有權(quán)值均為整數(shù)，其中點(diǎn)S₀、S₄、S₅、S₉運(yùn)算權(quán)值是1，點(diǎn)S₁、S₃、S₆、S₈運(yùn)算權(quán)值是2，點(diǎn)S₂、S₇ 的運(yùn)算權(quán)值是3，則求的四個(gè)運(yùn)算結(jié)果分別為A、B、C、D;

　　(5)對(duì)以上四個(gè)運(yùn)算結(jié)果再次做如下運(yùn)算：

R₁= A-B+C-D

R₂= B-A+D-C

　　若R₁>R₂則該信息位為“1”，否則信息位的值為“0”。

1.3 數(shù)字濾波

　　為了消除ADS-B信號(hào)中的雜波，這里采用圖像應(yīng)用中的中值濾波算法。中值濾波的原理是將序列中一點(diǎn)的值，用該點(diǎn)領(lǐng)域內(nèi)各點(diǎn)值的中值來(lái)代替^[4] 。

　　假設(shè)為一組信號(hào)序列，按照其大小排序?yàn)?img title="一種低誤碼16.jpg" src="http://editerupload.eepw.com.cn/201506/84411433485921.jpg" />，則計(jì)算得到其中值數(shù)值y是

　　以上公式中，在一維情況下，中值濾波器是一個(gè)含有奇數(shù)個(gè)采樣點(diǎn)的滑動(dòng)濾波窗口^[4] 。則濾波器的輸出信號(hào)序列為：

。

2 硬件設(shè)計(jì)

2.1 系統(tǒng)設(shè)計(jì)

　　接收機(jī)通過(guò)1090MHz 天線接收ADS-B的信號(hào)，并通過(guò)解調(diào)設(shè)備，得到解調(diào)信號(hào)，采用FPGA作為核心處理器，通過(guò)AD9233高速ADC轉(zhuǎn)換芯片采集信號(hào)，在FPGA中解算提取相關(guān)信息。其設(shè)計(jì)框圖如圖2所示。

2.2 前端硬件設(shè)計(jì)

　　前端設(shè)備采用了TA1090EC、BGM1013、TA0232、AD8313芯片，實(shí)現(xiàn)濾波和解調(diào)的功能，由于后端采用ADC轉(zhuǎn)換電路，所以此處不需要轉(zhuǎn)換為TTL電平信號(hào)，最大程度保證信號(hào)的完整性和真實(shí)性，提高解碼的高效性和降低誤碼率。原理圖如圖3所示。

2.3 ADC電路設(shè)計(jì)

　　ADC采樣電路需要滿足10MSPS的采樣速率，并且需要保證信號(hào)的適當(dāng)幅度。在這個(gè)模塊中，采用了ADI公司的AD9233芯片(電路圖如圖4)，其采樣頻率可以達(dá)到125MHz，大大提高ADS-B接收機(jī)的信號(hào)采集效率;其分辨率為12位，能夠很好地識(shí)別小信號(hào)，還原真實(shí)信號(hào)，為后面的數(shù)字濾波提供數(shù)據(jù)。

2.3 FPGA電路設(shè)計(jì)

　　ADS-B信號(hào)的濾波和解碼都是通過(guò)FPGA實(shí)現(xiàn)的。FPGA電路采用Altera公司的EP4CE6E22C8N的芯片，外部通過(guò)AMS-1117系列的電源芯片實(shí)現(xiàn)3.3V、1.2V、2.5V的供電，并采用EPCS4SI8N作為FPGA的配置芯片。整個(gè)系統(tǒng)采用外部有源晶振50MHz作為系統(tǒng)時(shí)鐘，并通過(guò)時(shí)鐘分頻產(chǎn)生ADS-B信號(hào)的采樣和串口發(fā)送的時(shí)鐘信號(hào)。并預(yù)留了JTAG和AS的下載接口，以便實(shí)現(xiàn)FPGA的調(diào)試和下載。整個(gè)FPGA在ADS-B接收機(jī)中起到了信號(hào)的數(shù)字濾波、信號(hào)報(bào)頭識(shí)別、信號(hào)提取、CRC校驗(yàn)、信息轉(zhuǎn)換為ASIC II碼和信息的發(fā)送等功能是ADS-B接收機(jī)的核心。