Mentor Graphics 宣布推出旨在提升測(cè)試平臺(tái)效率的 EZ-VIP 包

　　Mentor Graphics公司今天宣布即時(shí)推出 EZ-VIP 效率包。該效率包面向使用 Questa® Verification IP (QVIP) 的 ASIC 和 FPGA 驗(yàn)證團(tuán)隊(duì)，可將創(chuàng)建、實(shí)例化、配置和連接 QVIP 測(cè)試平臺(tái)的時(shí)間縮短 5 倍以上，從而顯著提高效率。這就意味著，驗(yàn)證團(tuán)隊(duì)可以將更多的時(shí)間花在 QVIP 上，以驗(yàn)證他們的設(shè)計(jì)在功能上是否正確。

　　EZ-VIP 包由 QVIP 配置軟件、一個(gè) VIP 調(diào)通服務(wù)包和一個(gè)全新的 EZ-VIP API 組成。其中，QVIP配置軟件可針對(duì) QVIP 庫(kù)中的所有協(xié)議(包括 PCIe、AMBA、USB、以太網(wǎng)、MIPI 和內(nèi)存協(xié)議)創(chuàng)建、實(shí)例化和配置 UVM 測(cè)試平臺(tái)，這樣可以避免手動(dòng)編寫這些測(cè)試平臺(tái)時(shí)所造成的耗時(shí)且容易出錯(cuò)的概率。在許多驗(yàn)證項(xiàng)目中，要先創(chuàng)建一個(gè)復(fù)雜的端到端 UVM 驗(yàn)證基礎(chǔ)架構(gòu)，才能編寫單個(gè)測(cè)試。此調(diào)通服務(wù)包充分利用了 Mentor® 協(xié)議的專業(yè)知識(shí)和經(jīng)驗(yàn)，從而讓項(xiàng)目團(tuán)隊(duì)可以從已經(jīng)工作的、已連接的端到端工作測(cè)試平臺(tái)開始。也就是說(shuō)，驗(yàn)證團(tuán)隊(duì)可即時(shí)高效地進(jìn)行編寫測(cè)試。全新的 EZ-VIP API 提供可簡(jiǎn)單易用的激勵(lì)、事務(wù)日志記錄和延遲控制，因此，測(cè)試編寫人員可以專注于測(cè)試行為，且不會(huì)因 UVM 的復(fù)雜性而延誤。

　　Microsemi Corporation 邏輯驗(yàn)證與 ASIC 工程經(jīng)理 Sundararajan Haran 表示，“使用 Mentor 的 QVIP 庫(kù)后，我們一直保持著高效率。通過(guò)將 Mentor 企業(yè)驗(yàn)證平臺(tái)中的其他工具(例如，Questa 便攜式激勵(lì)解決方案)與 VIP、驗(yàn)證管理和形式化解決方案相結(jié)合，我們能夠?qū)?SoC FPGA 產(chǎn)品系列中的不同配置進(jìn)行快速驗(yàn)證。”

　　Questa VIP 庫(kù)可向工程師提供標(biāo)準(zhǔn) UVM SystemVerilog (SV) 組件，而這些元件使用的通用架構(gòu)包括了所有支持的協(xié)議。因此可允許在一個(gè)驗(yàn)證團(tuán)隊(duì)內(nèi)快速部署多個(gè)協(xié)議。測(cè)試計(jì)劃、符合性測(cè)試、測(cè)試序列和協(xié)議覆蓋范圍都作為 SV 和 XML 源代碼包含在內(nèi)，從而允許簡(jiǎn)單復(fù)用、擴(kuò)展和調(diào)試。Mentor VIP組件還包含一整套協(xié)議檢查、錯(cuò)誤注入和調(diào)試功能。

　　Mentor Graphics 設(shè)計(jì)驗(yàn)證技術(shù)部副總裁兼總經(jīng)理 John Lenyo 表示，“驗(yàn)證 IP 是我們企業(yè)驗(yàn)證平臺(tái)的關(guān)鍵部分，企業(yè)驗(yàn)證平臺(tái)提供了從虛擬原型設(shè)計(jì)到模擬、仿真、FPGA 原型設(shè)計(jì)和硅片后調(diào)試的完整驗(yàn)證解決方案。使用 EZ-VIP 效率包意味著我們的客戶可以快速、可靠地達(dá)成其驗(yàn)證目標(biāo)。”