FPGA入門者必讀寶典：詳述開發(fā)流程每一環(huán)節(jié)的物理含義和實現(xiàn)目標(biāo)

　　要知道，要把一件事情做好，不管是做哪們技術(shù)還是辦什么手續(xù)，明白這個事情的流程非常關(guān)鍵，它決定了這件事情的順利進(jìn)行與否。同樣，我們學(xué)習(xí)FPGA開發(fā)數(shù)字系統(tǒng)這個技術(shù)，先撇開使用這個技術(shù)的基礎(chǔ)編程語言的具體語法、使用工具和使用技巧不談，咱先來弄清楚FPGA的開發(fā)流程是什么。

　　FPGA的開發(fā)流程是遵循著ASIC的開發(fā)流程發(fā)展的，發(fā)展到目前為止，F(xiàn)PGA的開發(fā)流程總體按照圖1進(jìn)行，有些步驟可能由于其在當(dāng)前項目中的條件的寬度的允許，可以免去，比如靜態(tài)仿真過程，這樣來達(dá)到項目時間上的優(yōu)勢。但是，大部分的流程步驟還是需要我們循規(guī)蹈矩的去做，因為這些步驟的輸入是上一個步驟的結(jié)果，輸出是下一個步驟的輸入的關(guān)系，這樣的步驟就必不可少了。

　　圖1

　　有人看到這個流程圖的時候，第一個發(fā)自內(nèi)心的感嘆是“啊，怎么這么麻煩啊，特別是之前從事軟件開發(fā)轉(zhuǎn)過來的。對于他們來講，很少有接觸到一種技術(shù)有如此多的環(huán)節(jié)來實現(xiàn)。但是這并不能說明FPGA開發(fā)的具體難度，與軟件開發(fā)有輸入、編譯、鏈接、執(zhí)行步驟對應(yīng)的就是設(shè)計輸入、綜合、布局布線、下載燒寫，F(xiàn)PGA開發(fā)只是為了確保這核心實現(xiàn)主干路每一個環(huán)節(jié)的成功性加了其他的修飾(約束)和驗證而已。下面，我們將以核心主干路為路線，一一介紹每個環(huán)節(jié)的物理含義和實現(xiàn)目標(biāo)。

　　設(shè)計輸入

　　設(shè)計輸入方式

　　從圖1 FPGA開發(fā)流程中的主干線上分離出第一步設(shè)計輸入橫向環(huán)節(jié)，并做了進(jìn)一步的細(xì)節(jié)的處理，如圖2，從圖上看到，設(shè)計輸入方式有三種形式，有IP核、原理圖、HDL，由此展開設(shè)計輸入方式的探討。

　　圖2

　　原理圖輸入

　　原始的數(shù)字系統(tǒng)電路的設(shè)計可能大家還不可能想象，是用筆紙一個個邏輯門電路甚至晶體管搭建起來的，這樣的方式我們稱作原理圖的輸入方式。那個時候，硬件工程師們會圍繞的坐在一塊，拿著圖紙來討論電路。幸虧那時候的數(shù)字電路的還不是很復(fù)雜，要是放到今天，稍微大一點的系統(tǒng)，也算得上是浩大工程，稍微有點電路要修改的話，這個時候你要是一個沒耐心或是一個急性子的人可能就就會喪失對這個領(lǐng)域的興趣。話說回來，那個年代出來的老工程師們，電路基礎(chǔ)功夫確實很扎實。

　　事情總是朝著好的方向發(fā)展的，后來出現(xiàn)了大型計算機(jī)，工程師們開始將最原始的打孔的編程方式運用到數(shù)字電路設(shè)計當(dāng)中，來記錄我們手工繪畫的電路設(shè)計，后來存儲設(shè)備也開始用上了，從卡片過度到了存儲文本文件了，那個時候網(wǎng)表文件大致是起于那個時候。

　　需要注意的問題是原理圖和網(wǎng)表文件的關(guān)系，原理圖是我們最開始方便我們設(shè)計的一個輸入方式，而網(wǎng)表文件是計算機(jī)傳遞原理圖信息給下一道流程或是給仿真平臺進(jìn)行原理圖描述仿真用的。設(shè)計輸入方式不一樣，但是對于功能仿真來講，最終進(jìn)度到仿真核心的應(yīng)該是同一個文件，那么這個文件就是網(wǎng)表文件了。

　　有了計算機(jī)的輔助，數(shù)字電路設(shè)計起來可以說進(jìn)步了一大截，但是如果依然全部是基于邏輯門晶體管的話，還是比較繁瑣。于是后來出現(xiàn)了符號庫，庫里包含一些常用的具有通行的器件，比如D觸發(fā)器類的等等，并隨著需求的發(fā)展，這些符號庫不斷的在豐富。與在原理圖里利用這些符號庫構(gòu)建電路對應(yīng)的是，由原理圖得到的這個網(wǎng)表文件的描述方式也相應(yīng)的得到擴(kuò)展，那么這里網(wǎng)表文件里對電路符號的描述就是最開始的原語了。

　　作為最原始的數(shù)字電路ASIC設(shè)計輸入的方式，并從ASIC設(shè)計流程延續(xù)到FPGA的設(shè)計流程，有著它與生俱來的優(yōu)點，就是直觀性、簡潔性，以致目前依然還在使用。但是需要注意的是，這也是相對的，具體討論見下一小節(jié)。

　　HDL輸入

　　HDL全稱是硬件描述語言Hardware Description Language，這種輸入方式要追溯的話得到20世紀(jì)90年代初了。當(dāng)時的數(shù)字電路的規(guī)模已足以讓按照當(dāng)時的輸入方式進(jìn)行門級抽象設(shè)計顧左顧不了右了，一不小心很容易出錯，而且得進(jìn)行多層次的原理圖切割，最為關(guān)鍵的是如何能做到在更抽象的層次上描述數(shù)字電路。

　　于是一些EDA開始提供一種文本形式的，非常嚴(yán)謹(jǐn)，不易出錯的HDL輸入方式開始提供了。特別是在1980年的時候，美國軍方發(fā)起來甚高速集成電路(Very-High-Speed Integrated Circuit)計劃，就是為了在部隊中裝備中大規(guī)模需求的數(shù)字電路的設(shè)計開發(fā)效率，那么這個VHSIC硬件描述語言就是我們現(xiàn)在的VHDL語言，它也是最早成為硬件描述語言的標(biāo)準(zhǔn)的。與之相對的是晚些時間民間發(fā)起的Verilog，后來到1995年的時候，它的第一個版本的IEEE標(biāo)準(zhǔn)才出臺，但是沿用至今。

　　前面提到HDL語言具有不同層次上的抽象，這些抽象層有開關(guān)級、邏輯門級、RTL級、行為級和系統(tǒng)級，如圖3.其中開關(guān)級、邏輯門級又叫結(jié)構(gòu)級，直接反映的是結(jié)構(gòu)上的特性，大量的使用原語調(diào)用，很類似最開始原理圖轉(zhuǎn)成門級網(wǎng)表。RTL級又可稱為功能級。

　　圖3

　　HDL語言除了前面提到的兩種外，歷史上也出現(xiàn)了其他的HDL語言，有ABEL、AHDL、硬件C語言(System C語言、Handle-C)、System verilog等。其中ABEL和AHDL算是早期的語言，因為相比前面兩種語言來講，或多或少都有些致命的缺陷而在小范圍內(nèi)使用或者直接淘汰掉了。而因為VHDL和Verilog在仿真方面具有仿真時間長的缺陷，System verilog和硬件C語言產(chǎn)生了，從圖3看，System Verilog是在系統(tǒng)級和行為級上為Verilog做補充，同時硬件C語言產(chǎn)生的原因還有就是有種想把軟件和硬件設(shè)計整合到一個平臺下的思想。

　　IP(Intellectual Property)核

　　什么是IP核?任何實現(xiàn)一定功能的模塊叫做IP(Intellectual Property)。這里把IP核作為一種輸入方式單獨列出來，主要考慮到完全用IP核確實是可以形成一個項目。它的產(chǎn)生可以說是這樣的一個逆過程。

　　在隨著數(shù)字電路的規(guī)模不斷擴(kuò)大的時候，面對一個超級大的工程，工程師們可能是達(dá)到一種共識，將這規(guī)模巨大而且復(fù)雜的設(shè)計經(jīng)常用到的具有一定通用性的功能給獨立出來，可以用來其他設(shè)計。當(dāng)下一次設(shè)計的時候，發(fā)現(xiàn)這些組裝好的具有一定功能的模塊確實挺好用的，于是越來越多的這種具有一定功能的模塊被提取出來，甚至工程師之間用來交換，慢慢大家注意到它的知識產(chǎn)權(quán)，于是一種叫做IP知識產(chǎn)權(quán)的東西出來了，于是集成電路一個全新領(lǐng)域(IP設(shè)計)產(chǎn)生了。

　　IP按照來源的不同可以分為三類，第一種是來自前一個設(shè)計的內(nèi)部創(chuàng)建模塊，第二種是FPGA廠家，第三種就是來自IP廠商;后面兩種是我們關(guān)注的，這是我們進(jìn)行零開發(fā)時考慮的現(xiàn)有資源問題，先撇開成本問題，IP方式的開發(fā)對項目周期非常有益的，這也是在FPGA應(yīng)用領(lǐng)域章節(jié)陳列相關(guān)FPGA廠家IP資源的原因。

　　FPGA廠家和IP廠商可以在FPGA開發(fā)的不同時期提供給我們的IP.我們暫且知道他們分別是未加密的RTL級IP、加密的RTL級IP、未經(jīng)布局布線的網(wǎng)表級IP、布局布線后的網(wǎng)表級IP.他們的含義在后面陸續(xù)介紹FPGA的開發(fā)步驟的時候，相信大家能夠恍然大悟。需要說明的是，越是FPGA靠前端步驟的時候提供的IP，他的二次開發(fā)性就越好，但是它的性能可能是個反的過程，同時也越貴，畢竟任何一個提供者也不想將自己的源碼程序提供給他者，但是為了不讓客戶走向其他商家，只能提高價賣了，同時加上一些法律上的協(xié)議保護(hù)。那么越朝FPGA開發(fā)步驟的后端，情況就相反了，越是后端，IP核就會進(jìn)一步做優(yōu)化，性能就越好，但是一些客戶不要的功能就不好去了。

　　FPGA廠商提供一般常用的IP核，畢竟為了讓大家用他們家的芯片，但是一些特殊需要的IP核還是需要付費的。當(dāng)然這里需要說明的是FPGA廠商的IP是很少可以交叉用的，這一點很容易想，對廠家來講不會做這種給競爭者提供服務(wù)事情的。IP廠商一般會高價的提供未加密的RTL級源碼，有時FPGA廠商為了擴(kuò)大芯片市場占有率，會購買第三方的IP做進(jìn)一步的處理后免費提給該FPGA芯片使用者的。

　　輸入方式使用探討

　　在上面我們介紹了三種輸入方式，有些地方會講到第四種輸入方式，就是門級網(wǎng)表文件輸入的形式，我們這里并沒有把它歸為一種輸入方式，原因在于，本身這些門級網(wǎng)表文件的產(chǎn)生還是源于介紹的三種輸入方式中的一種或是幾種混合的方式。所以這里沒有把它歸為一類。

　　好了，在上面三種輸入方式介紹的基礎(chǔ)上，我們來探討一下這令人眼花繚亂的輸入方式，探討的目的就是為了讓我們更好的使用他們。

　　首先，來總結(jié)一下三者的優(yōu)缺點，其實是兩種，因為IP核不管是哪個層次，或者在原理圖中被以符號的形式被例化，或者在HDL中被模塊例化。所以這里集中探討的是原理圖和HDL的優(yōu)缺點。原理圖的優(yōu)點就是結(jié)構(gòu)直觀性，HDL的優(yōu)點是嚴(yán)密性、支持甚寬的抽象描述層次、易于移植、方便仿真調(diào)試等等，缺點就是不具備對方的優(yōu)點。當(dāng)時出現(xiàn)HDL的時候，人們確實是想著原理圖該退出歷史舞臺了，但是到現(xiàn)在它還依然存在著。存在即是有道理的，存在就得用它，但是又得使用HDL，于是存在一種混合編程的形式。除了頂層模塊用原理圖之外，其他的內(nèi)部子模塊全部使用HDL來描述，HDL描述的模塊可以通過工具轉(zhuǎn)換成符號，然后在頂層模塊中引用這些符號，這就完成混合編程。

　　圖4