新一代IC設(shè)計聚焦改善混合信號驗證技術(shù)

　　IC設(shè)計業(yè)界目前正研究如何統(tǒng)合Verilog-AMS與IEEE 1800標準的SystemVerilog，或?qū)肽M混合信號(AMS)成為新的SystemVerilog-AMS標準。

　　目前四大驗證語言標準有Verilog-A與Verilog-AMS、VHDL-AMS、SystemC-AMS、SystemVerilog-AMS。其中以SystemVerilog-AMS為最新標準，但仍需數(shù)年研究才能供業(yè)界使用。

　　根據(jù)智財標準設(shè)立組織Accellera官網(wǎng)，許多研究正如火如荼進行，聚焦新功能與產(chǎn)業(yè)升級需求，欲改善混合信號設(shè)計與驗證技術(shù)，并將AMS設(shè)計導(dǎo)入SystemVerilog Assertions。

　　2012年12月，Accellera Verilog-AMS委員會主席Scott Little召開會議，召集產(chǎn)業(yè)專家企圖整合Verilog-AMS至SystemVerilog。不久后決定，與其開發(fā)Verilog-AMS與SystemVerilog之間的互通性(interoperability)，不如創(chuàng)造全新標準，也就是將SystemVerilog觸角延伸至AMS領(lǐng)域。

　　2014年Accellera董事會也向Verilog-AMS委員會宣告，最新推出的Verilog-AMS 2.4標準將是最后一套通過認證的Verilog標準。Verilog大約會在2015或2016年終結(jié)研發(fā)，因為標準一般都是以10年壽命為主。

　　IEEE 1800-2012 SystemVerilog建立在Verilog基礎(chǔ)之上，Verilog-AMS則建立在Verilog 2005基礎(chǔ)之上，也將宣告終止研發(fā)。因此，盡管多年后仍會有許多人繼續(xù)使用Verilog，這套語言標準將不會再有進一步正式更新。

　　SystemVerilog委員會在2012年標準定義出二大重要概念：用戶定義中繼類型(user-defined meta-type)與連結(jié)(interconnect)。而后也將模擬概念加至SystemVerilog內(nèi)網(wǎng)絡(luò)信號與參數(shù)等物件結(jié)構(gòu)，目前也加入以積體電路為重點的模擬程式(SPICE)。

　　而SystemVerilog-AMS關(guān)于功耗的討論，主要來自Verilog內(nèi)的連結(jié)模組，亦即將0、1邏輯值轉(zhuǎn)換為模擬值的轉(zhuǎn)換器，其中一個功耗選項與UPF相關(guān)，而另一個功耗選項則牽涉多重電壓源(Multiple Supply Voltage;MSV)，多電源方法多半針對供應(yīng)商設(shè)計，因此所有EDA大廠都有自己采用的方式。

　　參與SystemVerilog-AMS的廠商目前包括益華電腦(Cadence)、明導(dǎo)國際(Mentor Graphics)、新思科技(Synopsys)、英特爾(Intel)、高通(Qualcomm)、飛思卡爾(Freescale)、Dialog Semiconductor以及恩智浦(NXP)，這些廠商希望在2016年3月DesignCon發(fā)表SystemVerilog-AMS語言。

　　益華電腦混合信號解決方案工程執(zhí)行長表示，近年許多計劃都正研發(fā)新標準，促使驗證功能升級，而這些升級很大一部分受到功耗因素驅(qū)動，因為當芯片與系統(tǒng)愈來愈高度整合時，功耗將成為這些應(yīng)用裝置的重要考量。現(xiàn)在最新的系統(tǒng)會在許多不同電源模式下運作，要驗證這些系統(tǒng)將愈來愈困難。

　　每一個功耗模組都得加上一組新的測試平臺(Testbench)來進行充分驗證。驗證工程師得擬造正確的策略來驗證芯片或系統(tǒng)，且得從功能性驗證開始，并快速操作模擬作業(yè)。

　　在初步驗證階段，無法同時運行大量電晶體級的模擬作業(yè)，因為需要有效模組才能驗證連結(jié)是否正確、功能是否符合規(guī)格以及電源模組是否正常運行，此外，也得看絕緣層(isolation)是否存在。由于模擬區(qū)塊的關(guān)系，要執(zhí)行靜態(tài)功耗驗證并不容易，因此得仰賴快速且有效的模擬。

　　而另一項挑戰(zhàn)在于如何界定最適切的方式與語言，每個驗證語言都有優(yōu)缺點與常用領(lǐng)域。傳統(tǒng)上，VHDL-AMS主要用于系統(tǒng)和汽車公司。Verilog-A、Verilog-AMS、SystemVerilog較常見于芯片設(shè)計。

　　SystemC-AMS則正經(jīng)歷標準化，試圖定位自身于系統(tǒng)級軟、硬體。不過不論何種語言，都得確實根據(jù)需求設(shè)計，在有限的資源與時間之內(nèi)，將風險降低至最小。

　　語言標準正在不斷升級當中，尤其對EDA標準領(lǐng)域特別有趣。Accellera與IEEE產(chǎn)出的標準，主要都來自EDA供應(yīng)商，而現(xiàn)行四大標準都與大型半導(dǎo)體廠商合作。

　　這些廠商也意識到，若不積極參與、領(lǐng)導(dǎo)產(chǎn)業(yè)語言標準設(shè)定，則可能就得遵循別人設(shè)計的不適合自己的標準，因此廠商們都積極參與新式標準研發(fā)。整個產(chǎn)業(yè)積極投入是極為重要的事情，因為當整個社群都參與時，標準設(shè)計將會更符合產(chǎn)業(yè)需求。