直接數(shù)字合成技術(shù)實(shí)現(xiàn)函數(shù)信號發(fā)生器

3.2 FPGA配置電路的設(shè)計(jì)

　　該款FPGA芯片支持5種下載方式，在本系統(tǒng)中采用JTAG下載方式，圖5中的nCONFIG、nSTATUS和CONF_DONE則需要拉高，MSEL引腳不能懸空。其配置電路如圖5所示。

3.3 波形生成電路的設(shè)計(jì)

　　波形生成電路是信號源的核心，也是DDS技術(shù)的集中體現(xiàn)。這部分電路主要通過EDA軟件Quartus-II12.0對FPGA編程實(shí)現(xiàn)。通過對FPGA內(nèi)部各種邏輯電路的設(shè)計(jì)實(shí)現(xiàn)輸出多種波形、波形個(gè)數(shù)的控制、輸出信號的門控等功能，具體模塊框圖如圖6所示。

　　送數(shù)及保持模塊負(fù)責(zé)接受來自CPU內(nèi)核的相位步進(jìn)增量，并按一定的時(shí)序保持或傳送給相位累加器，相位累加器按時(shí)鐘頻率累加送來的相位步進(jìn)量。由于要求每個(gè)周期采樣點(diǎn)數(shù)不小于50個(gè)且信號頻率達(dá)到1MHz，所以相位累加器的時(shí)鐘頻率需達(dá)到50MHz以上，時(shí)鐘信號由鎖相環(huán)通過倍頻分頻后提供。相位累加器的輸出信號送到各波形生成電路，通過線路選擇模塊可選擇其中一種波形輸出送給后級選擇電路，再通過線路選擇模塊選擇普通模式、門控模式、計(jì)數(shù)模式其中的一種模式，最后波形信號由輸出級輸出。

3.3.1 頻率控制字電路

　　由于相位累加器需要輸入36位二進(jìn)制數(shù)，因此需要通過時(shí)序來控制擴(kuò)展電路的位數(shù)。

　　如圖7所示，4個(gè)8位D觸發(fā)器和1個(gè)4位D觸發(fā)器D0～D4，D0～D4的輸出端按順序接到36位的D觸發(fā)器D5上，用寫信號WR和譯碼器輸出信號Y作為D觸發(fā)器的時(shí)序信號，當(dāng)WR和譯碼器信號Y的一路同時(shí)為低電平時(shí)，即D觸發(fā)器時(shí)鐘的上升沿到達(dá)時(shí)，P0口的數(shù)據(jù)就通過選通D觸發(fā)器送出。按照這樣，將4組8位二進(jìn)制數(shù)和1組4位二進(jìn)制數(shù)依次送到觸發(fā)器D0～D4，當(dāng)WR和譯碼器信號Y5同時(shí)有效時(shí)將36位數(shù)據(jù)同時(shí)送入觸發(fā)器D5。

　　相位累加器是整個(gè)DDS系統(tǒng)的核心，它設(shè)計(jì)的好壞直接影響著整個(gè)系統(tǒng)的功能和性能。電路如圖8所示。從工作情況看，它實(shí)際上是一個(gè)帶反饋的36位加法器，輸出數(shù)據(jù)反饋到加法器的一個(gè)輸入端DATAa，在時(shí)鐘的作用下與輸入到另一個(gè)輸入端DATAb的頻率控制字K相加，結(jié)果由輸出端輸出。輸出結(jié)果一方面又反饋到輸入端，另一方面將為后續(xù)電路提供輸入信號。DCLK為DDS系統(tǒng)時(shí)鐘輸入端，它是由鎖相環(huán)倍頻分頻輸出提供的，OUTPUT為相位累加器的輸出端，輸出值用U[35..0]表示。

3.4 模數(shù)轉(zhuǎn)換電路的設(shè)計(jì)

　　在波形數(shù)據(jù)產(chǎn)生以后，產(chǎn)生的數(shù)據(jù)通過D/A轉(zhuǎn)換器，將數(shù)字信號變?yōu)槟M信號，本系統(tǒng)選用的數(shù)模轉(zhuǎn)換器是AD公司的AD9762。AD9762是一種低功耗、12位、125Msps的高速、并行輸出的模數(shù)轉(zhuǎn)換器，其相對精度為±2LSB，AD9762可采用2.7V~5.5V電源工作。由于差分信號具有抑制共模增益的作用，信號特性更好，所以設(shè)計(jì)采用AD8056AR運(yùn)算放大器實(shí)現(xiàn)了差分信號轉(zhuǎn)單端的電壓信號。具體電路如圖9所示。

4 系統(tǒng)的軟件設(shè)計(jì)

　　本系統(tǒng)初始化包括FPGA內(nèi)核初始化、波形信號初始化，如正弦波，頻率為1KHz初始值設(shè)定。系統(tǒng)初始化完成后通過軟件對從芯片中讀出的數(shù)據(jù)進(jìn)行校準(zhǔn)，校準(zhǔn)完成后進(jìn)入鍵盤掃描。當(dāng)檢測到有按鍵按下時(shí)，系統(tǒng)進(jìn)入相應(yīng)的子程序，其主程序流程圖如圖10所示。

5 實(shí)驗(yàn)結(jié)論

　　本系統(tǒng)研制的函數(shù)信號發(fā)生器可以實(shí)現(xiàn)雙路同步數(shù)據(jù)輸出，一路TTL電平輸出，一路標(biāo)準(zhǔn)波形輸出，包括正弦波、方波、鋸齒波、直流電壓信號。其中正弦波最大帶寬10MHz，其它波形最大帶寬100KHz，峰-峰值10.4V。本系統(tǒng)經(jīng)計(jì)量所檢定機(jī)構(gòu)檢測，檢定結(jié)果如下。

　　1. 輸出頻率準(zhǔn)確度，如表1所示。

　　2. 最大開路輸出幅度(≥10Vpp)：10.4V(峰峰值)。

　　3. 輸出最大頻響，如表2所示。

　　4. 正弦波失真度，如表3所示。

　　5. TTL電平輸出正常。

　　6. 上升時(shí)間/上沖(<100ns/2%)：64ns/0%。

　　其中測試的波形信號符合標(biāo)準(zhǔn)，波形信號分別如圖11正弦波、圖12方波、圖13鋸齒波、圖14直流電壓所示?；贔PGA技術(shù)的DDS信號源，通過了檢定機(jī)構(gòu)驗(yàn)證，保證波形符合標(biāo)準(zhǔn)的基礎(chǔ)上大膽采用一些新的設(shè)計(jì)思想，既縮短了開發(fā)周期，減小了電路板空間，又節(jié)省了成本。本文研制的這款信號源將為電路設(shè)計(jì)人員調(diào)試設(shè)備、測試電路帶來極大的便利。

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