英飛凌展示新型穿隧式場效應(yīng)晶體管

　　在2004年12月13～15日于美國舊金山舉行的2004年IEEE（電子和電氣工程師學(xué)會(huì)）國際電子器件會(huì)議（IEDM）上，英飛凌科技公司的科學(xué)家宣讀了幾份論文，展示了他們?nèi)〉玫慕艹龀删?。英飛凌和德國慕尼黑科技大學(xué)共同提出了一種適用于制造低壓數(shù)字和模擬電路的可伸縮性晶體管概念。現(xiàn)在，人們終于可以將互補(bǔ)穿隧式場效應(yīng)晶體管（TFET）用于標(biāo)準(zhǔn)硅工藝，制造出具備出色靜態(tài)和動(dòng)態(tài)性能的芯片。

　　慕尼黑科技大學(xué)的Doris Schmitt-Landsiede教授評(píng)論道：“這是將TEFT研究成果轉(zhuǎn)化為工業(yè)應(yīng)用的一個(gè)重要的里程碑?！绷⒆阌谶@一概念，科學(xué)家們開發(fā)出了一種新的低功率電路族，顯示出能耗極低的優(yōu)點(diǎn)，并證明了TEFT同標(biāo)準(zhǔn)互補(bǔ)金屬氧化半導(dǎo)體（CMOS）工藝及電路設(shè)計(jì)的兼容性?！耙恢北蝗藗冋J(rèn)為是寄生效應(yīng)的量子機(jī)械穿隧效應(yīng)被用于該電路中，”英飛凌公司的工程師Thomas Nirschl 解釋說，他目前正在慕尼黑科技大學(xué)擔(dān)任TEFT項(xiàng)目的主要研究人員。

　　正如摩耳定律所規(guī)定的一樣，在過去近四十年的時(shí)間里，微電子技術(shù)的進(jìn)步是以不斷優(yōu)化材料、工藝和流程的成本效益為基礎(chǔ)的。一些領(lǐng)先的半導(dǎo)體廠商，如英飛凌，在縮小芯片尺寸方面不遺余力。然而，正如《國際半導(dǎo)體技術(shù)藍(lán)圖》（ITRS）所指出的一樣，將常規(guī)CMOS晶體管變小，對(duì)于45納米工藝（將于2010年采用）以及更加微細(xì)的工藝來說已變得越來越困難。短通道效應(yīng)在所有的標(biāo)準(zhǔn)金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET）中都是常見的，它表明隨著柵極的長度減少到接近源極和漏極的耗盡層的寬度時(shí)，源擴(kuò)散和漏擴(kuò)散會(huì)一起降低。通過提高通道區(qū)摻雜，可以降低短通道效應(yīng)，但其代價(jià)是電子遷移率降低、速度減慢、發(fā)生電子雪崩擊穿的危險(xiǎn)加大。為了保持對(duì)MOSFET短通道的柵控，柵極介質(zhì)的厚度也必須減小。由于常規(guī)二氧化硅可能發(fā)生穿隧漏電，因此需要采用新材料。如何將這些高-k電介質(zhì)融合在一起，向CMOS工藝提出了一個(gè)巨大的挑戰(zhàn)。在模擬電路中，短通道效應(yīng)會(huì)影響電路可實(shí)現(xiàn)的放大率。因此，在最新一期的《國際半導(dǎo)體技術(shù)藍(lán)圖》中，有一部分專門闡述模擬電路，要求其gm/gDS放大系數(shù)大于100。

　　解決上述問題的方案之一就是應(yīng)用量子機(jī)械TEFT。和MOSFET相比，由于工作原理不同，TEFT有可能進(jìn)一步縮小電路的尺寸，并降低電壓。由英飛凌公司和慕尼黑科技大學(xué)共同提出的TEFT結(jié)構(gòu)，在通道的源極側(cè)有一個(gè)隧道結(jié)。在不導(dǎo)電的TEFT中，源極和漏極之間有一個(gè)p-n結(jié)二極管，其結(jié)果是極低的漏泄電流。當(dāng)向柵極正向加偏壓，從而形成金屬氧化物半導(dǎo)體（MOS）通道時(shí)，齊納隧道電流將具備陡然接通特性。研究人員第一次在不進(jìn)行任何改變的情況下，使用標(biāo)準(zhǔn)硅工藝制造出了TEFT，它的可伸縮性可以通過130納米和90納米兩種不同的工藝驗(yàn)證。在慕尼黑科技大學(xué)被開發(fā)出來的低功率TCMOS（TFET-CMOS）芯片可以直接取代標(biāo)準(zhǔn)CMOS芯片的功能。研究人員還制造出幾款演示電路，在芯片上驗(yàn)證TFET和MOSFET在工藝流程和電路性能等方面的兼容性。結(jié)果顯示，TCMOS最高可將靜態(tài)能耗降低100倍，具體視輸入矢量而定。

　　憑借其優(yōu)異的開關(guān)特性，TEFT還非常適于制造集成模擬電路。短通道效應(yīng)的降低可以改善電路的模擬屬性，在VDS = VGS = 0.6V的工作電壓下，英飛凌的測試表明，TEFT的電路放大率達(dá)到110，因此TEFT可以被用來制造超低壓模擬電路。

　　TEFT的工作原理還適用于其它MOS柵控電路。借助于其集成化基板和阱接觸，TEFT非常適于局部耗散絕緣硅技術(shù)（PDSOI）。在標(biāo)準(zhǔn)PDSOI MOSFET中，浮體效應(yīng)被消除。工藝和芯片模擬表明TEFT可以被縮小到20納米，而不會(huì)產(chǎn)生短通道效應(yīng)，這使得柵極氧化層厚度可以更高，而無須采用高-k柵極電介質(zhì)。