瑞薩科技選用Synopsys IC Compiler 作為SoC設(shè)計流程解決方案

　　Synopsys宣布，瑞薩科技公司已采用Synopsys IC Compiler 下一代布局布線解決方案用于產(chǎn)品IC 的設(shè)計流程。隨著瑞薩設(shè)計項目的日益復(fù)雜化，他們需要滿足各種不同功能模式下的時序安排。在全面評估了所有備選方案之后，瑞薩最終選擇了 Synopsys IC Compiler 解決方案，因為可以通過其真正的多模式功能，經(jīng)并發(fā)優(yōu)化所有時序模式，從而實現(xiàn)期望的芯片性能。瑞薩同時也獲得了轉(zhuǎn)換時間更短和使用更加簡便的優(yōu)勢。

　　瑞薩科技公司設(shè)計技術(shù)部DFM & EDA 技術(shù)開發(fā)組部門經(jīng)理Teruaki Harada表示：“保證我們的芯片能在眾多不同的功能模式下高速工作，是我們面臨的一個重大挑戰(zhàn)，特別是對于主流消費產(chǎn)品設(shè)計而言。我們曾憑借Synopsys 工具的幫助完成了我們最具挑戰(zhàn)性的設(shè)計?，F(xiàn)在，IC Compiler 解決方案幫助我們解決的是在多模式時序方面遇到的非常緊迫的問題?！?/P>

　　瑞薩應(yīng)用一套由15個測試案例構(gòu)成的復(fù)雜條件，即一個由超過35萬門和5種工作模式構(gòu)成的大規(guī)模0.13 微米消費類設(shè)計，對包括排序手段和合并技術(shù)技巧在內(nèi)的全部備選多模式方案進行了評估。 瑞薩發(fā)現(xiàn) IC Compiler 解決方案滿足全部需求，同時達到了多模式優(yōu)化所需的性能。IC Compiler 物理實現(xiàn)解決方案憑借擴展的物理合成（XPS）技術(shù)提高了優(yōu)化效率，不僅改善了時鐘頻率效果，同時也幫助設(shè)計人員降低了設(shè)計的整個宏單元的面積。XPS 是一個將綜合、布局、時鐘和布線結(jié)合在一個統(tǒng)一優(yōu)化環(huán)境中的新架構(gòu)。最終，瑞薩發(fā)現(xiàn) IC Compiler 解決方案比其他備選方案速度更快也更容易使用，甚至在單模設(shè)計條件下也是如此。

　　Synopsys設(shè)計實現(xiàn)部總經(jīng)理兼高級副總裁Antun Domic 表示：“長期以來，瑞薩在最具挑戰(zhàn)性的設(shè)計領(lǐng)域與Synopsys保持著密切合作關(guān)系。通過選用我們的IC Compiler 解決方案，瑞薩實現(xiàn)了真正實時的多模式優(yōu)化能力，并且在提升性能的同時縮短了設(shè)計時間?！?/P>