硅設(shè)計鏈廠商通力合作 降低90納米芯片總功耗

    3月21日，硅設(shè)計鏈產(chǎn)業(yè)協(xié)作組織（Silicon Design Chain Initiative）的半導體工業(yè)領(lǐng)導廠商宣布，經(jīng)流片驗證的低功耗90納米芯片設(shè)計技術(shù)可使芯片的總功耗降低40％。
    該低功耗設(shè)計采用了多個廠商的先進技術(shù)：ARM1136JF-S™測試芯片，ARM® Artisan®標準設(shè)計單元庫和存儲單元，Cadence Encounter™設(shè)計平臺和TSMC的Reference Flow 5.0。參加硅設(shè)計鏈協(xié)作組織的公司有：應用材料Applied Materials, Inc.，ARM, Cadence 設(shè)計系統(tǒng)公司和臺積電(TSMC)。
TSMC公司的芯片設(shè)計服務營銷部的高級總監(jiān)Edward Wan指出：“業(yè)界領(lǐng)先廠商首次聯(lián)合起來，成功地對低功耗技術(shù)進行流片驗證。這將大大提高90納米工藝技術(shù)的市場占有率。這個項目展示了領(lǐng)先廠商戰(zhàn)略性合作的巨大力量，也充分展示了各自的技術(shù)產(chǎn)品?！?
    于主流的芯片設(shè)計商來說，要想取得高效的低功耗設(shè)計策略非常困難，因為這需要IP供應商、EDA廠商、制造設(shè)備供應商和獨立的芯片代工廠等半導體芯片設(shè)計鏈的諸多廠商的共同努力。由Applied Materials、ARM、Artisan Components（現(xiàn)為ARM的一個子公司）、Cadence和TSMC聯(lián)合成立的硅設(shè)計鏈產(chǎn)業(yè)協(xié)作組織（Silicon Design Chain Initiative）致力于提供經(jīng)過驗證的設(shè)計流程，以解決業(yè)界最為棘手的納米級設(shè)計問題。Silicon Design Chain集結(jié)了各個公司的專業(yè)優(yōu)勢，將模型、設(shè)計和分析工具、IP以至硅片產(chǎn)品，可為客戶提供經(jīng)過驗證的從設(shè)計到批量生產(chǎn)的開發(fā)方案。