DDR2—新主流內(nèi)存標準

目前PC市場，主要使用的內(nèi)存是DDR1， 其中以DDR333和 DDR400為最主流的產(chǎn)品。預(yù)期在今年年中時，DDR2 的內(nèi)存將被使用在服務(wù)器、工作站以及PC市場中(見圖1)。英特爾公司和英飛凌等DRAM內(nèi)存的主要供應(yīng)商將成為DDR2技術(shù)的主要推動者，這種轉(zhuǎn)變主要是為了適應(yīng)更高速度的需求，而且DDR2是一項開放式的標準。DDR2的主要優(yōu)點包括更高的頻寬、更低的功率消耗，以及服務(wù)器在更高速運作時有較好的系統(tǒng)邊際效能。
自2002年開始，幾乎所有的PC、便攜式計算機以及服務(wù)器都采用了雙數(shù)據(jù)傳輸率(DDR)DRAM架構(gòu)。此外，不僅DRAM本身的面積在不斷在縮小，而且工藝技術(shù)也一直在加強，使 DDR-SDRAM的工作頻率可以直逼166 MHz (DDR333)，甚至200MHz (DDR400)。 在英特爾公司推出了具備 800MHz 前端總線的處理器以及雙內(nèi)存通道架構(gòu)之后，無緩沖架構(gòu)的DDR400 DIMM 模塊已成為高端PC的標準。
下一代同步式 DRAM被命名為DDR2，是現(xiàn)有DDR標準的自然延伸。首次推出的DDR2的工作頻率將為200MHz (DDR2-400)，以后將增加到266MHz (DDR2-533)和333MHz (DDR2- 667)，在特殊應(yīng)用上，甚至可達400MHz (DDR2-800)。內(nèi)存的主要標準化委員會JEDEC制定的標準化工藝技術(shù)即將完成，因此，各DRAM廠在2003年所推出的樣品兼容性產(chǎn)品，在今年將進入量產(chǎn)階段。英飛凌(Infineon)已開發(fā)出第一款512MB的DDR2芯片(見圖2)，其采用了110nm工藝，將來會進展到90nm工藝。DRAM產(chǎn)品的密度將從256MB 開始，以512MB 為主流；而在高端服務(wù)器中，則以1GB為主；未來將增至2GB和4GB。DRAM 架構(gòu)的這種改變，在不需要增加新DRAM芯核的情況下，可使頻寬加倍，同時還可保持較低的耗電量。以下將分析DDR1 和 DDR2之間的主要差別(見表1)。
 
電源
隨著行業(yè)應(yīng)用的發(fā)展，DDR2-DRAM的芯核和數(shù)據(jù)輸入/輸出工作電壓都已降至1.8V，而DDR1-SDRAM 的工作電壓還保留在2.5V。因此，在相同的工作頻率下，前者的功耗比后者要低很多，所以可以留出余地給更高的工作頻率。另外，4 bit 數(shù)據(jù)預(yù)取可進一步降低功耗。在DDR1中，一次只從內(nèi)存芯核中讀取或?qū)懭雰山M數(shù)據(jù)，而在 DDR2中，一次將同時處理四組數(shù)據(jù)。因此，其內(nèi)部數(shù)據(jù)總線需要加倍，但其好處是內(nèi)存核心只需以DDR1一半的內(nèi)部頻率工作，即 DDR2-400芯核的內(nèi)部工作頻率可以和 DDR1-200的一樣。

封裝
DDR1產(chǎn)品有TSOP 和BGA兩種封裝方式，而DDR2只有BGA封裝方式。這是為了讓產(chǎn)品在較高的頻率下工作，而且BGA 比傳統(tǒng)的TSOP封裝有較低的寄生阻抗值。在外接引腳方面也將不同，因為 DDR2內(nèi)存會多出一些引腳。目前業(yè)界正在開發(fā)一種堆棧式的 BGA 封裝方案，將使內(nèi)存模塊的密度更高。
BGA 封裝本身就具備較低的寄生阻抗值，可使系統(tǒng)獲得更好的邊際效能，系統(tǒng)可在更高的內(nèi)存速度下運作。相對于其它的解決方案，英飛凌BGA封裝采用了傳統(tǒng)的焊接技術(shù)，將管芯上的連接點與層壓基板上的銅質(zhì)線路做電氣連接。與標準的TSOP相比，此種方式的 BGA封裝，可減小63 %的面積。為獲取高密度的內(nèi)存條，傳統(tǒng)的TSOP芯片往往需要堆疊起來，而采用BGA封裝的芯片，只要以平面架構(gòu)，就可獲得1 GB的內(nèi)存模塊。

溫度范圍
在傳統(tǒng)上，DRAM的工作溫度被定義為周邊環(huán)境溫度 (0 至70℃)。但此種定義相當不清楚，例如溫度的測量點、如何處理空氣流動等都是問題。 而DDR2裝置的溫度，是以外殼溫度為基準來界定其工作溫度的范圍，只要放置一個溫度感應(yīng)裝置在 DRAM封裝的外殼表面，即可測量其溫度。DDR2 SDRAM的工作溫度一般都在0 至95℃，但在 85 至 95℃的范圍之間有一些限制，這與內(nèi)存為保存數(shù)據(jù)的動態(tài)刷新動作有關(guān)。

其它差別
與 DDR1比較，DDR2具有差分數(shù)據(jù)選通脈沖的選擇。在DDR2中，可以通過控制位于擴展模式寄存器中的四個位來選擇單端 (DQS) 或差分數(shù)據(jù)選通脈沖 (DQS,  DQS)。甚至在讀取和寫入的動作上都可以選擇不同的數(shù)據(jù)選通脈沖(RDQS, RDQS, DQS, DQS)。
在DDR2中增加了兩個擴展模式寄存器 (EMRS(2) 和 EMRS(3))。通常是“空”的狀態(tài)，但在加電時，寄存器的值必需被設(shè)置為“0”，以配合未來的增強功能和產(chǎn)品的變化。不過，在DDR1標準中的某些功能特性和項目，將不會出現(xiàn)在DDR2的標準中。新的標準已不支持Burst stop 指令以及 Precharge 指令的任意中斷， Burst Length 只能被設(shè)置為 4 和8，DDR1 中的“half”CAS latencies也已不存在了，而只有burst length 8支持burst interrupt，而且一個寫入指令無法中斷一個讀取脈沖的限制，反之亦然。

DRAM 尋址功能
在DDR1 和DDR2中，同樣是256MB時，其行與列地址數(shù)是一樣的。在 DDR2 的512MB內(nèi)存中，具有4 或 8位 數(shù)據(jù)I/O時，其行地址數(shù)增加，而列地址數(shù)則減少了一個地址位，形成的頁面大小為1KB。而在有16位I/O位寬 的512MB DDR2 方面，其頁面的大小依然維持為2KB，和DDR1一樣。所有這些內(nèi)存都有四組內(nèi)部存儲庫(memory banks)，和DDR1一樣，可由兩個存儲庫地址位來做選擇。在1GB DDR2內(nèi)存方面，共有八個內(nèi)部存儲庫，所以需要再增加一個存儲庫地址位做選擇，而 DDR1內(nèi)存則維持傳統(tǒng)的四個內(nèi)部存儲庫的方式。

基本功能
 DDR2的基本功能和 DDR1相同，但 DDR2增加了一些新的功能，可使系統(tǒng)的工作更有效率。在DDR1中，啟動一行和另一行間的最低時間，以及發(fā)出一個讀取指令的最低時間都是固定的，這稱之為 tRCD 等待時間(行對列的延遲)。在啟動后，當DDR1 DRAM 在并發(fā)模式運作時，會經(jīng)常做內(nèi)部存儲庫的讀取和寫入動作，此種固定tRCD等待時間的存在，限制了系統(tǒng)運作的最佳化。在 DDR2中，增加了一個所謂的“額外等待(AL)”。因此，在發(fā)出一個激活指令之后，可以立即發(fā)出讀取和寫入的指令。但其實內(nèi)部在執(zhí)行讀取和寫入指令時，還是要滿足tRCD的需求時間，但卻提供了更多DRAM 時序內(nèi)的“自由時隙”，可把其它的指令發(fā)到其它的存儲庫。此 AL必需以編程的方式被置入DDR2-SDRAM的模式寄存器 中，只要被設(shè)置的AL值沒被改變，就一直保持有效。因此，在DDR2-SDRAM中的讀取延遲 (此為在發(fā)出一個讀取指令至第一個讀出的數(shù)據(jù)出現(xiàn)在輸出端時的時間延遲) 一定是AL + tRCD。如果AL 被設(shè)置為零時，其動作將和 DDR1相同。
在DDR1中，寫入延遲等于一個時鐘。也就是說，數(shù)據(jù)是在發(fā)出一個寫入指令后的下一個時鐘時被寫入DRAM中；而在DDR2中的寫入延遲一定是“Read  Latency ?”。因此，在 AL = 0 和tRCD  = 3的情況下，寫入延遲就變成兩個時鐘，比DDR1多出一個時鐘周期。

其它特性
目前的DDR內(nèi)存系統(tǒng)不但達到了200、266和333Mbit/s的數(shù)據(jù)傳輸率，而且400 Mbit/s的傳輸率也已實現(xiàn)。甚至在DDR 400成功之后，持續(xù)增加的微處理器接口數(shù)據(jù)傳輸率將需要更高的主存儲器接口數(shù)據(jù)傳輸率。首先，我們需要更快的DRAM芯片，即在DRAM接口部分要有更快的數(shù)據(jù)輸入和輸出傳輸率。但在需要533 Mbit/s 或667 Mbit/s的數(shù)據(jù)傳輸率時，這仍不夠快。其理由是，在傳統(tǒng)DDR系統(tǒng)中有信號追蹤設(shè)定效應(yīng)(signal trace setup effects), 以及在做讀取動作時一部分反射信號會進入內(nèi)存控制器中，因而會干擾原來的信號，無法實現(xiàn)高數(shù)據(jù)傳輸率。對從控制器發(fā)至DRAM的寫入信號，情況稍微不同，但是反射信號干擾原來信號的問題還是一樣的。在傳輸線末端的反射信號，可以采用加裝一個端接電阻的方式來避免這種問題。在做寫入和讀取動作時，端接電阻需要被打開或關(guān)閉。因此，比較好的作法，是將此端接電阻和相關(guān)的開關(guān)整合到DRAM中。這種On-Die Termination (ODT) 新技術(shù)是英飛凌和JEDEC經(jīng)過許多仿真和工程努力后的成果。然而，僅僅是仿真還不足以驗證下一代主存儲器接口的信號傳輸技術(shù)，因此需要設(shè)計一個I/O測試芯片，專門仿真DDR2內(nèi)存控制器以及DRAM的 I/O 動作，包括ODT的特性。此外，還需要一些評估系統(tǒng)，來仿真一個真正主存儲器數(shù)據(jù)總線的動作。英飛凌已設(shè)計了這些評估系統(tǒng)。ODT 已經(jīng)被證明具有相當多的優(yōu)點，諸如在DDR2中有良好的信號完整性、電壓特性、以及啟動timing budget closure，這些在傳統(tǒng)的終結(jié)方式，當數(shù)據(jù)傳輸率超過400 Mbit/s時，都是無法做到的。I/O 測試芯片和數(shù)據(jù)總線評估系統(tǒng)的組合，證明了DDR2 接口的功能，特別是證明了新的ODT技術(shù)，并可進行二階和三階效應(yīng)的試驗，這些在仿真中無法做到。
和DDR1比較，DDR2的一個主要增強功能是加入了ODT。在采用 DDR1的系統(tǒng)中，信號的終結(jié)處理都是在主機板上進行的，DDR2則可選擇在 DRAM 內(nèi)部處理信號的終結(jié)。如果在DRAM上增加一個 ODT的控制引腳，則可依終結(jié)的需求來打開或關(guān)閉終結(jié)裝置。根據(jù)系統(tǒng)應(yīng)用的需求，可由擴展模式寄存器 中的兩個位來使能或禁止ODT功能。也可根據(jù)系統(tǒng)的需求將ODT終結(jié)控制為“強”或“弱”的端接電阻。從系統(tǒng)的仿真中，我們可看出，從終端網(wǎng)絡(luò)反射回的信號可以被ODT大量衰減，系統(tǒng)邊際效應(yīng)因而得以增強。另外一個優(yōu)點是，在主機板上不再需要一堆電阻和電容器件，這可以省下一些成本，并使內(nèi)存子系統(tǒng)的電路布局更有效率。
在DDR1中，信號輸出驅(qū)動必需符合JEDEC委員會規(guī)定的最小和最大V/I曲線要求，但因工藝技術(shù)的變化，不同的裝置其Ron電阻值亦有所不同。在DDR2中，其輸出驅(qū)動的Ron阻值可依據(jù)系統(tǒng)的應(yīng)用做最適當?shù)恼{(diào)整，此項特性被稱之為OCD (片外驅(qū)動器阻抗調(diào)整)。OCD可通過設(shè)置擴展模式寄存器的三個位來完成。以O(shè)CD的編程方式，可將Ron電阻值調(diào)整為通常的18W。Ron的調(diào)整與溫度和電壓有關(guān)，通過設(shè)置擴展模式寄存器，可在任何時間根據(jù)需求重新調(diào)整 Ron值。

全新Power-Down模式
在DDR2 設(shè)計中還有一項新特性，即在 Active Power Down時的低功率模式。當不進行讀取或?qū)懭雱幼鲿r，把CKE信號置于低態(tài)，可將有一行激活的裝置帶入 Active Power Down模式。在DDR2裝置中，可以經(jīng)由Mode Register中的一個位來選擇兩種類型的Active Power Down 模式，其中一個如同DDR1裝置的標準Active Power Down模式，另一個是可進一步節(jié)省功耗的全新Low Power Active Power Down 模式。某些設(shè)計中，在此模式時片上PPL會被禁止。因此，在下一個有效的指令被發(fā)出之前，必需有一個更長時間的延遲以退出此模式。
還有一些節(jié)省功耗的增強特性，在一個讀取脈沖之后和在一個寫入脈沖之后的tWTR時間延遲后，可進入掉電模式。當DRAM還在預(yù)充電時，在一個預(yù)充電指令之后，或帶有自動預(yù)充電的讀取或?qū)懭胫蟮膬?nèi)部預(yù)充電后，進入Precharge power-down。在Auto-Refresh 或 mode register set指令后，亦可能進入Power Down，只要滿足一個 tMRD即可。
在DDR1內(nèi)存系統(tǒng)中，只有當內(nèi)存處在自刷新狀態(tài)時才可更改工作頻率。而在DDR2的系統(tǒng)中，在 Precharge Power Down 模式時，即可更改工作頻率。
目前測量DIMM模塊電平時，是在沒有I/O 電流的狀態(tài)下進行的，在 擴展模式寄存器中有一個位用來關(guān)閉輸出緩沖器。
可編程寫入恢復(fù)
與 DDR1比較，還有一個寫入恢復(fù)時間 (WR)的功能。當啟動帶有自動預(yù)充電的寫入脈沖時，必需將此時間以時鐘數(shù)目的方式設(shè)置進模式寄存器MRS的三個位中。它定義了最近一次寫入脈沖和在內(nèi)部執(zhí)行預(yù)充電之間的延遲時間。被設(shè)置進MRS的WR 值必需等于或大于tWR，以時鐘的周期數(shù)來表示。

Timing 定義
除了某些例外情況，Timing與 DDR1 中的定義相同。與差分信號相關(guān)的Timing被定義為CK 或 DQS和它們的互補CK 或 DQS的交叉點。與單端信號相關(guān)的Timing被定義為信號的下降或上升沿通過參考電壓VREF的時間。所有地址、數(shù)據(jù)建立和時間的不同Timing參考點均已被定義。這些信號都以最小或最大的AC 或 DC 邏輯電平為參考基準，而DDR1以VREF為參考基準。在DDR2數(shù)據(jù)手冊上所列的Timing參數(shù)都是有效的，并保證其所定義的轉(zhuǎn)換速率，在差分信號時為2V/ns，在單端信號時為1V/ns。對所有其它轉(zhuǎn)換速率，某些Timing必需被放寬?！?/P>