芯片設(shè)計的一次性成功

由于成本提高和產(chǎn)品周期縮短，芯片開發(fā)者正致力于芯片設(shè)計的一次性成功。在芯片的設(shè)計過程中，制造商正在使用一些方法幫助設(shè)計者理解和實現(xiàn)面向制造(DFM)的設(shè)計技術(shù)。他們具備芯片效果、工藝細節(jié)、制造成本方面的知識，能夠給設(shè)計者提供指導(dǎo)，幫助設(shè)計者提高產(chǎn)量并降低芯片成本。

芯片設(shè)計一次性成功的重要性
隨著工藝技術(shù)的進步，芯片的制造成本提高了。每一次工藝結(jié)點的換代升級會帶來更高密度和更高性能IC的產(chǎn)生，同時導(dǎo)致掩膜成本的增加。
延長光學(xué)平版印刷壽命需要使用光學(xué)模式校正、光學(xué)近似檢查(OPC)，以及深亞微米工藝的移相掩膜(PSM)裝置。這導(dǎo)致產(chǎn)生了針對180nm以下工藝(特別是對于定義最小特征尺寸的掩膜層)的非常復(fù)雜的光掩膜技術(shù)。隨著工藝結(jié)點變小，晶圓加工和EDA工具的成本、設(shè)計復(fù)雜IC所需的時間也隨之增加。
掩膜和設(shè)計成本的提高，使得對于復(fù)雜的芯片設(shè)計，其SoC的NRE費用達到數(shù)百萬美元。逐步增加的NRE成本使得“盈虧平衡點”芯片量(芯片開發(fā)者能夠補償NRE支出的芯片量)達到更高的層次。這也給芯片制造商(同樣包括集成設(shè)備制造商)帶來了降低設(shè)計成本和減少設(shè)計重復(fù)的巨大壓力。由于消費產(chǎn)品領(lǐng)域(比如數(shù)字照相機、MP3播放器和蜂窩電話)嚴(yán)峻的競爭形勢，縮短產(chǎn)品上市時間也迫使設(shè)計者努力保證芯片設(shè)計首次成功。這種成功對于很多產(chǎn)品的盡快上市是非常重要的，否則，可能意味著芯片制造商將失去該類產(chǎn)品的芯片市場份額。

致力于芯片設(shè)計一次性成功
說明芯片設(shè)計一次性成功的必要性是容易的，難的是怎樣達到這個目標(biāo)。有很多因素影響芯片設(shè)計一次性成功，包括設(shè)計工具、設(shè)計方法學(xué)、單元庫、硅IP或內(nèi)核、芯片的測試。你需要考慮所有這些因素，確定如何用最少設(shè)計時間和費用獲得成功芯片設(shè)計的最佳方法。
在基于IP的設(shè)計中，獲得芯片設(shè)計一次性成功的關(guān)鍵因素是建立芯片制造商和IP提供商之間的全面合作，特別是當(dāng)芯片設(shè)計者接近關(guān)鍵的、面向生產(chǎn)的設(shè)計階段時。ARM代工計劃是一種創(chuàng)新的商業(yè)模式，它允許半導(dǎo)體設(shè)計公司獲得ARM處理器技術(shù)用于先進的SoC解決方案的設(shè)計和制造。它也有利于半導(dǎo)體設(shè)計公司和芯片制造商的第三方合作伙伴，使他們加速基于ARM內(nèi)核設(shè)計的上市時間，也使得OEM廠商在不接觸制作設(shè)備的情況下，直接使用被認可的ARM半導(dǎo)體工藝。
另一方面，越來越多的工程師在使用經(jīng)認可的硅驗證分類、經(jīng)產(chǎn)品證明的特定代工IP，這正是TSMC設(shè)計服務(wù)IP聯(lián)盟的支柱產(chǎn)品。TSMC的設(shè)計支持包含了由經(jīng)驗豐富的IC設(shè)計中心組成的全球性網(wǎng)絡(luò)，保證了設(shè)計者能夠正確使用TSMC的IP產(chǎn)品。它由TSMC的驗證程序支持，保證了用戶在拿到IP之前，期望的所有IP已經(jīng)在實際的硅片上被證明正確。在TSMC硅片上的內(nèi)核驗證保證了用戶把最好的設(shè)計經(jīng)驗、最容易的設(shè)計復(fù)用和最快速的IP整合到全部設(shè)計中。特定市場的、硅片驗證的IP包括來自于領(lǐng)先的IP庫和SIP提供商的處理器內(nèi)核、DSP引擎、專用I/O和混合信號功能，它們適用于計算機、消費電子和通信領(lǐng)域。
TSMC在現(xiàn)行的產(chǎn)品中為用戶提供5種ARM內(nèi)核，這5種內(nèi)核包括ARM7TDMI內(nèi)核、ARM926EJ內(nèi)核、ARM922T內(nèi)核、ARM946E內(nèi)核和ARM 1022E內(nèi)核。這種廣泛的選擇給用戶提供了一個通過ARM代工計劃直接升級ARM內(nèi)核到最新微處理器技術(shù)的途徑。

設(shè)計工具
一套好的EDA工具對芯片設(shè)計是非常重要的。從頂層來看，這些工具包含了芯片開發(fā)的三個領(lǐng)域：前端設(shè)計、后端設(shè)計和設(shè)計驗證。
前端設(shè)計工具將完成從芯片邏輯部分的概念化設(shè)計到芯片邏輯門級表示的工作，其中概念化設(shè)計由下列任務(wù)組成，系統(tǒng)級設(shè)計和分析、寄存器傳輸級(RTL)設(shè)計和分析、邏輯綜合和優(yōu)化。前端設(shè)計可能也包含一些平面布局的設(shè)計，它對芯片的物理實現(xiàn)之前的設(shè)計驗證有所幫助。
后端設(shè)計描述了如何使設(shè)計結(jié)構(gòu)在芯片上物理實現(xiàn)，關(guān)鍵是芯片的硅內(nèi)核和庫單元的布局和布線。在物理設(shè)計期間，布局和布線工具比影響芯片時序的互連寄生效應(yīng)的前端工具有更加精確的功能。這種能力使得布局布線工具在完成設(shè)計優(yōu)化的同時，也能定義芯片的物理布局。布局布線工具能夠幫助設(shè)計者應(yīng)付各種設(shè)計約束，比如速度、功耗、硅片面積。后端設(shè)計必須使用能夠精確反映硅片特性的器件和連線模型，這就需要與正在對那種特定芯片進行工藝處理的制造商保持密切的聯(lián)系。再次強調(diào)，在這個領(lǐng)域，EDA設(shè)計者和硅片制造商之間的合作努力是非常重要的。
在芯片設(shè)計期間，涉及到設(shè)計驗證的工作是最耗費時間的，驗證將保證芯片滿足功能、時序、功率和其他指標(biāo)的要求。驗證占用了整個設(shè)計時間的大約70%，因為它必須在所有的設(shè)計層面上進行，包括系統(tǒng)級、RTL級、邏輯門級和物理級，后面的驗證還會涉及到選擇器件和互連寄生效應(yīng)的問題。

設(shè)計方法學(xué)
即使使用最好的工具，工程師也需要采用適當(dāng)?shù)脑O(shè)計方法，以便減少設(shè)計時間，提高芯片設(shè)計一次性成功的機會。近年來，設(shè)計團體已經(jīng)把注意力放在時序收斂問題方面。也就是說，從前端設(shè)計期間獲得的評估時序性能的物理數(shù)據(jù)庫中提取一些設(shè)計，然后集中在芯片的時序性能上，時序收斂非常重要。另外一些其他設(shè)計參數(shù)對于大多數(shù)設(shè)計也很關(guān)鍵，特別是功率、信號完整性(SI)和可靠性。設(shè)計者的最終目標(biāo)是設(shè)計收斂，從而使芯片能夠滿足所有的設(shè)計約束。
好的設(shè)計方法學(xué)在整個設(shè)計過程中利用了分析和驗證準(zhǔn)則，從初始的系統(tǒng)級評估開始，隨著設(shè)計進程從前端階段到物理設(shè)計階段變得日益精確。代工設(shè)計策略在幫助設(shè)計者滿足芯片設(shè)計指標(biāo)方面是非常有用的。
在90nm工藝，由于器件泄漏的靜態(tài)功率(待機功率)和芯片的動態(tài)功率相當(dāng)，TSMC提供了一個參考設(shè)計流程規(guī)范，從而將泄漏減到最小。這個規(guī)范的工作原理是在初始的前端設(shè)計流程階段，特別是邏輯綜合和優(yōu)化階段，使設(shè)計者在整個芯片上都使用高性能的晶體管，從而可以使用可得到的最快單元庫進行目標(biāo)處理，讓設(shè)計者對芯片的時序和面積進行優(yōu)化。在后端設(shè)計的布局布線之后進行寄生參數(shù)提取和時序分析，設(shè)計者能夠確定時序路徑。
這些路徑顯示出設(shè)計者可以用高VT值晶體管代替低VT值器件的位置。高VT值晶體管有著較低的開關(guān)速度，但也具有較少的電流泄漏和較低的靜態(tài)功率擴散。用高VT值晶體管代替低VT值晶體管不會影響芯片的布局。通過不斷的替換和靜態(tài)時序分析，有助于設(shè)計者滿足時序規(guī)范，但功率會下降很多。例如，待機功率下降5倍或更多，動態(tài)功率下降2倍或更多都是很有可能的。
TSMC也有針對信號完整性(SI)和可靠性標(biāo)準(zhǔn)的設(shè)計規(guī)范，涉及的領(lǐng)域包括：
?交調(diào)干擾的預(yù)防、分析和修補
?電源和信號線的電遷移
?退耦電容器
使用退耦電容器與在印刷電路板上使用電容器是類似的，目的是減少電源線上的電流波動和動態(tài)IR的下降(功率下降)?？梢愿鶕?jù)功耗在芯片有空間的區(qū)域放置電容，同樣，還可以放置時鐘緩沖器和快速輸出緩沖器。
設(shè)計庫
芯片設(shè)計一次性成功的另一個關(guān)鍵點是對包含在芯片內(nèi)部的單元和內(nèi)核的準(zhǔn)確建模。單元庫必須在幾個設(shè)計層面上都有好的、可用的模型，包括RTL級、邏輯門級和物理級。成功的建模以庫提供商(通常是第三方)和芯片制造商之間的緊密合作為基礎(chǔ)。另外，設(shè)計者應(yīng)當(dāng)有豐富的庫函數(shù)和單元類型(低功率、高速度和高密度)可供選擇。為使功率達到最低限度，TSMC的合作伙伴提供了多種VT值的庫單元，允許設(shè)計者使用制造商提供的參考設(shè)計流程，同時對時序和功率進行優(yōu)化。這些庫已經(jīng)由TSMC在一流的設(shè)計流程工具上驗證正確，包括Synopsys、Cadence和Magma 。
對于大多數(shù)流行的單元庫和靜態(tài)RAM，基于ISO9000標(biāo)準(zhǔn)的TSMC9000是硅片制造業(yè)中最嚴(yán)格的驗證標(biāo)準(zhǔn)。TSMC9000描述了一個庫封裝中包含的大量細節(jié)，包括EDA視圖、工藝角、測試芯片標(biāo)準(zhǔn)、測試協(xié)議、產(chǎn)品標(biāo)準(zhǔn)和其他一些重要的設(shè)計和驗證信息。這個標(biāo)準(zhǔn)在多個層面上的驗證有助于用戶提高硅片設(shè)計成功的信心。

硅片
盡管設(shè)計重用的關(guān)鍵是通過嵌入式內(nèi)核完成的，但在制造商向用戶提供可用的硅IP方面，仍然面臨缺少硅IP標(biāo)準(zhǔn)的問題。TSMC認為所有硅IP的目標(biāo)工藝都應(yīng)當(dāng)在實際硅片上被驗證正確。TSMC為芯片制造商支持的所有內(nèi)核提供了一個驗證狀態(tài)報告。同時，在幫助減少設(shè)計時間方面，能否得到計算機、消費電子和通信應(yīng)用等特定市場的硅IP是非常重要的。硅片被驗證的IP功能包括處理器內(nèi)核、DSP引擎、專用I/O和混合信號功能，它們來自幾個領(lǐng)先的IP庫和SIP提供商。

DFM問題
在注意一系列詳盡設(shè)計規(guī)則的同時，工程師也應(yīng)注意針對幾個DFM問題的設(shè)計參考流程：
?工藝變化(Process-variation)
  建模
?虛擬OD、多晶硅和金屬插入
?通路/接觸收斂的金屬線
?冗余通路插入
相對于周圍的電介質(zhì)而言，不使用金屬鋁而是使用銅作為互連金屬的原因是它比較柔軟。如果在芯片設(shè)計期間，不關(guān)心銅金屬的物理實現(xiàn)問題，被加工的銅內(nèi)部互連晶片將在芯片上呈現(xiàn)不均勻的金屬銅厚度，一個區(qū)域的最終厚度取決于那個區(qū)域的線寬、線間距和局部金屬密度。這將轉(zhuǎn)化為芯片之上的可變互連表面電阻，因而相當(dāng)于相同長度導(dǎo)線的可變寄生延遲。對于130nm及其以下工藝的芯片，特別是快速互連的路徑，這個問題是很嚴(yán)重的。例如，對于3ns延遲的線路在是否使用芯片內(nèi)部金屬變化仿真模型的問題上，其路徑延遲是不同的，相差大約125ps(大約4.2%)。而對于1ns延遲的路徑，其差別達到80ps(8%)，這是很大的。要減少時序仿真的這種巨大差異，在芯片設(shè)計流程中，芯片內(nèi)部的金屬變化建模是一個非常重要的因素。
可以使用虛擬金屬插入增加芯片內(nèi)金屬銅一致性，因而減少了芯片內(nèi)的金屬變化。在虛擬幾何形狀插入中，需要考慮的關(guān)鍵事項是最低限度地增加芯片的OPC(光學(xué)近似檢查)，因為OPC操作對計算和時間要求很苛刻，同時也要最低限度地增加信號線的寄生電容負載。
在對130nm及其以下的芯片進行處理時，一流的芯片制造商提供了一套最小化的設(shè)計規(guī)則和一套更加嚴(yán)格的設(shè)計規(guī)范，從而提高芯片的收益。除了在寬金屬線中采用雙倍的通路，還推薦在有空間增加更多通路結(jié)構(gòu)的情況下采用冗余通路插入技術(shù)。這種方法由四個步驟組成：“胖”雙倍通路、正常雙倍通路、“胖”單通路、正常單通路 ，如圖1所示。
圖2顯示了TSMC對實際硅片相關(guān)設(shè)計流程的參考圖。流程的主要內(nèi)容包括：
?使用多門限功率調(diào)節(jié)進行功
   率和性能優(yōu)化
?并行的時序和信號完整性收斂
?納米級的DFM挑戰(zhàn)，包括層
   密度、層電阻和通路布局
值得注意的是參考流程的設(shè)計方法學(xué)支持商業(yè)的EDA工具。開放標(biāo)準(zhǔn)的工具和數(shù)據(jù)格式支持是十分必要的，因為這允許用戶使用已有的和熟悉的EDA開發(fā)工具。另外一個原因是，很多設(shè)計公司已經(jīng)投資數(shù)百萬美元購買了這些設(shè)計工具開發(fā)包。
在整個芯片設(shè)計過程中，而不只是在準(zhǔn)備生產(chǎn)芯片的時候，同一個好的芯片制造商合作有助于提高芯片的產(chǎn)量和降低產(chǎn)品成本。芯片設(shè)計者可以利用設(shè)計策略及其他方面的經(jīng)驗，保證在芯片設(shè)計一次性成功的過程中實現(xiàn)提高芯片性能和降低成本的目標(biāo)?！?nbsp; (于永學(xué)譯)