使用ISE設(shè)計工具優(yōu)化FPGA的功耗

　　自從Xilinx公司推出FPGA二十多年來，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實現(xiàn)數(shù)字電路的優(yōu)選平臺。今天，功耗日益成為FPGA供應(yīng)商及其客戶關(guān)注的問題。

　　降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開移動電子設(shè)備等新興市場之門的關(guān)鍵。

　　Xilinx在提供低功耗FPGA解決方案方面較有經(jīng)驗。本文說明如何應(yīng)用計算機(jī)輔助設(shè)計(CAD)技術(shù)，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。

　　CMOS電路中的功耗由靜態(tài)(漏電)功耗和動態(tài)功耗兩部分組成。動態(tài)功耗是由電路信號上的瞬變所致，由下式?jīng)Q定：

　　式中Ci表示信號i的電容;fi為“開關(guān)率”，表示信號i上的瞬變率;V是電源電壓。

　　靜態(tài)功耗是電路在靜止、空閑狀態(tài)下的功耗。工藝尺寸縮小(如65納米工藝)意味著更低的電源電壓和更小的晶體管尺寸，致使導(dǎo)線長度縮短、電容量減小以及總動態(tài)功耗降低。較小的工藝幾何尺寸還意味著較短的晶體管溝道和較薄的柵極氧化層，致使靜態(tài)功耗隨著工藝尺寸縮小而增加。

　　FPGA的功耗

　　對于實現(xiàn)給定的邏輯電路而言，F(xiàn)PGA的可編程性和靈活性使其功耗效率比定制ASIC要低。FPGA的配置電路和配置存儲器要占用硅片面積，致使導(dǎo)線延長和互連電容增加。在FPGA中，預(yù)制金屬導(dǎo)線段上附加的可編程布線開關(guān)產(chǎn)生互連，從而加重了信號產(chǎn)生的電容性負(fù)載。

　　FPGA中的動態(tài)功耗大部分消耗在可編程布線架構(gòu)中。同理，靜態(tài)功耗與晶體管總寬度成正比。FPGA的晶體管有相當(dāng)一部分是互連架構(gòu)，這是造成漏電流的主要因素。因此，互連架構(gòu)應(yīng)該是FPGA功耗優(yōu)化的主要攻關(guān)目標(biāo)。

　　當(dāng)然，可以通過工藝技術(shù)、硬件架構(gòu)或電路級修改來解決功耗問題。例如，Virtex-5 FPGA含有“對角線”互連資源，允許用較少的布線導(dǎo)體構(gòu)成連接，從而減少互連電容。在晶體管級，Virtex-4和Virtex-5兩種FPGA都是采用三氧化層工藝技術(shù)來抑制漏電流。根據(jù)其速度、功耗和可靠性要求，可以為每個晶體管使用三種氧化層厚度。與在標(biāo)準(zhǔn)FPGA架構(gòu)中實現(xiàn)同樣功能相比，擴(kuò)大使用DSP和處理器等硬IP模塊也可以降低功耗。

　　不必花費錢去更改硬件，也可以降低功耗。您可以通過新型的功率驅(qū)動的CAD算法和設(shè)計流程(如ISE9.2i軟件中采納的算法和設(shè)計流程)來解決功耗問題。

　　ISE9.2i設(shè)計工具的功耗優(yōu)化

　　ISE9.2i軟件在布局布線中包含功耗優(yōu)化功能，并且通過一種后期布線技術(shù)來降低邏輯塊的內(nèi)部功耗。

　　布局

　　Xilinx布局器的核心算法采用了解析(數(shù)學(xué))技術(shù)。這種算法從有重疊的初始設(shè)計布局開始，然后使用強(qiáng)化抽象法從高度擁擠區(qū)去除邏輯塊，最終形成可行的無重疊布局。一旦完成解析布局，便在已布局的設(shè)計上運行交換式局部優(yōu)化，以進(jìn)一步細(xì)化布局。本布局器使用的傳統(tǒng)成本函數(shù)按下式考慮導(dǎo)線長度和時間：

　　總成本=a