Mentor Graphics：降低功耗提出IC設(shè)計(jì)新挑戰(zhàn)

　　隨著能源問題的日益突出，低功耗IC已經(jīng)不是便攜產(chǎn)品的專利，節(jié)能降耗無疑成為整個(gè)電子行業(yè)的大趨勢，因此IC設(shè)計(jì)必須考慮降低功耗這個(gè)大趨勢，這無疑對EDA軟件提供商提出了新的要求。

　　當(dāng)然，隨著制程工藝的發(fā)展，功耗自然會隨之降低，但這絕非降低功耗的唯一途徑。IC設(shè)計(jì)工程師越來越希望能通過設(shè)計(jì)過程繼續(xù)降低功耗，畢竟當(dāng)前是一個(gè)“Gates are cheap，Power is expensive！”的時(shí)代，然而降低功耗卻并不是一件容易的事情。  
 
　　首先，降低功耗必須從降低電流或者電壓兩者入手，而管理靜態(tài)電流必然涉及到使用雙閾值電壓門限(VTH)的設(shè)計(jì)優(yōu)化方法與電源門控技術(shù)。大多數(shù)設(shè)計(jì)會借助于設(shè)計(jì)優(yōu)化流程,因?yàn)樗梢栽谛阅芎挽o態(tài)泄漏泄漏功率之間取得折衷，而在軟件中則必須體現(xiàn)出對這種方法的支持。當(dāng)然，技術(shù)解決僅僅是其中一部分問題，更重要的是與電源相關(guān)的Bug已經(jīng)成為僅此與邏輯錯(cuò)誤之外硅芯片生產(chǎn)拖延的第二大問題，特別是考慮發(fā)哦電源對整個(gè)系統(tǒng)運(yùn)行的重要性以及設(shè)計(jì)完成后進(jìn)行門控仿真已經(jīng)太晚又太過昂貴，因此許多電源方面的錯(cuò)誤是很難被完全發(fā)現(xiàn)的。

　　因此，Mentor針對電源本身的Bug,采用O-In CDC（clock domain crossing）技術(shù)驗(yàn)證時(shí)鐘邏輯，尋找仿真發(fā)現(xiàn)不了的Bug，隨著經(jīng)驗(yàn)的積累，Mentor針對靜電流Bug采用Questa功率探測仿真技術(shù)驗(yàn)證電源門控以及管理系統(tǒng)電源狀態(tài)，以求在RTL之前發(fā)現(xiàn)Bug。

　　“所有調(diào)查都指出驗(yàn)證仍是設(shè)計(jì)周期的主要瓶頸，業(yè)界顯然必須采用新驗(yàn)證方法，才有可能突破這個(gè)瓶頸?！?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/Mentor">Mentor Graphics副總裁暨設(shè)計(jì)驗(yàn)證與測試部門總經(jīng)理Robert Hum表示，“隨著Questa推出，設(shè)計(jì)人員將能使用最新的語言標(biāo)準(zhǔn)和方法，不但讓他們更快找出更多錯(cuò)誤，還會提高驗(yàn)證生產(chǎn)力?！?