Cadence攜手ARM為多核與低功耗器件提供參考方法學(xué)

　　Cadence設(shè)計系統(tǒng)公司與ARM 宣布推出兩種由它們聯(lián)合開發(fā)的新的實現(xiàn)參考方法學(xué)，一種用于ARM11(TM) MPCore(TM)多核處理器，另一種用于ARM1176JZF-S(TM)處理器的低功耗實現(xiàn)，后者集成了ARM® Intelligent Energy Manager (IEM(TM))技術(shù)。針對這兩款A(yù)RM處理器的這些Cadence參考方法學(xué)是兩個公司緊密合作的成果，為設(shè)計多核、低功耗器件的共同客戶提供了增強(qiáng)的設(shè)計解決方案。

　　“Cadence低功耗解決方案包括Encounter RTL Compiler和SoC Encounter GXL，通過它我們已能超越基于ARM處理器的ASIC設(shè)計工作的性能目標(biāo)，”NEC電子美洲定制SOC解決方案工程部工程總監(jiān)Ying F. Chang表示，“我們歡迎ARM與Cadence合作，以提供加速和簡化低功耗ARM處理器交付的流程?！?/P>

　　ARM11 MPCore多核處理器是第一款具有ARM11 MPCore多處理技術(shù)的處理器，它同時為性能和功耗管理提供了一個靈活的解決方案，可滿足多核設(shè)計的要求。

　　“用于ARM11 MPCore多核處理器的參考方法學(xué)提供了高性能的參考流程，能提供可預(yù)測、低風(fēng)險的多處理器配置實現(xiàn)，”ARM技術(shù)營銷副總裁Keith Clarke表示，“ARM11 MPCore處理器和低功耗ARM1176JZF-S處理器流程都經(jīng)ARM Artisan® Physical IP進(jìn)行了預(yù)先驗證，以便優(yōu)化ARM可綜合處理器IP的實現(xiàn)?！?/P>

　　基于ARM1176JZF-S處理器的低功耗參考方法學(xué)提供了支持IEM技術(shù)所需的增強(qiáng)特性，并支持IEM技術(shù)采用的動態(tài)電壓(Dynamic Voltage)和頻率調(diào)節(jié)(Frequency Scaling (DVFS)硬件方法。IEM技術(shù)已被證明可減少超過60%的CPU能耗。

　　這些參考方法學(xué)包容通用功率格式(Common Power Format , CPF)，可實現(xiàn)功耗域、功耗模式、電平轉(zhuǎn)換和隔離規(guī)則的清楚詳述，以使先進(jìn)低功耗設(shè)計方法自動化。這些方法學(xué)充分利用了Cadence® Low-Power Solution的許多產(chǎn)品，包括Cadence SoC Encounter(TM) RTL-to-GDSII系統(tǒng)，全局綜合Encounter® RTL Compiler，Encounter Conformal® Low Power，及VoltageStorm®電源線分析。

　　“這些合作開發(fā)的參考方法學(xué)在多處理和功耗方面為設(shè)計下一代消費(fèi)器件的客戶提供了重大的益處，這些器件要求性能和出色的功耗管理，”Cadence產(chǎn)品營銷副總裁Mike McAweeney表示，“工程團(tuán)隊使用這些參考方法學(xué)有助于減少定制設(shè)計的流片時間，從而獲得可觀的上市時間和成本收益?！?/P>

　　ARM和Cadence是ARM Connected Community 的成員，它們將在開發(fā)這些用于低功耗和多處理應(yīng)用的先進(jìn)流程中獲得的廣泛經(jīng)驗，充分利用于最新ARM處理器、Cortex(TM) A9處理器和ARM Cortex-A9 MPCore多核心處理器新參考方法學(xué)的開發(fā)中。這些參考方法學(xué)計劃在2008年上半年發(fā)布這些新處理器時推出。