面向高成品率設(shè)計(jì)的eda技術(shù)

成品率下滑已成為當(dāng)今納米集成電路設(shè)計(jì)中面臨的最大挑戰(zhàn)之一。如何在研發(fā)高性能IC 同時(shí)保證較高的成品率已成為近年來學(xué)術(shù)界及工業(yè)界關(guān)注的熱點(diǎn)問題。

一 芯片成品率

　　在電子產(chǎn)品生產(chǎn)中，成品率問題由于與生產(chǎn)成本以及企業(yè)利潤(rùn)直接相關(guān)，一直以來受到業(yè)界的廣泛關(guān)注。如果產(chǎn)品的成品率過低，將會(huì)使生產(chǎn)成本陡然上升，不僅造成企業(yè)利潤(rùn)減少，而且還會(huì)降低產(chǎn)品的市場(chǎng)競(jìng)爭(zhēng)力，甚至造成整個(gè)產(chǎn)品項(xiàng)目的失敗。

　　成品率問題的重要性同樣也體現(xiàn)在作為電子產(chǎn)品及IT 產(chǎn)業(yè)的支撐產(chǎn)業(yè)——集成電路(IC)的設(shè)計(jì)和生產(chǎn)中。而且，在　IC 的設(shè)計(jì)和生產(chǎn)中成品率問題顯得更加突出，這主要與IC 設(shè)計(jì)及制造的特點(diǎn)有關(guān)。首先，集成電路生產(chǎn)工藝十分復(fù)雜，一個(gè)芯片的產(chǎn)生往往要經(jīng)過幾十甚至上百道工藝步驟，生產(chǎn)周期較長(zhǎng)，在整個(gè)制造過程中任何一個(gè)工藝步驟上的偏差都將會(huì)對(duì)產(chǎn)品成品率造成影響。其次，集成電路生產(chǎn)的投資巨大，一條普通生產(chǎn)線往往需上億美元，先進(jìn)生產(chǎn)線的造價(jià)更是驚人。如果流片的成品率過低（30%以下），將缺乏市場(chǎng)競(jìng)爭(zhēng)力，難以付諸批量生產(chǎn)。

　　成品率問題目前已成為影響IC 設(shè)計(jì)及制造企業(yè)投資風(fēng)險(xiǎn)的關(guān)鍵因素之一。因此，許多IC 開發(fā)項(xiàng)目甚至不惜適當(dāng)降低IC 的性能指標(biāo)來滿足成品率的要求，這樣至少可以使產(chǎn)品進(jìn)入市場(chǎng)收回投資。

　　近年來，IT 產(chǎn)業(yè)的迅猛發(fā)展，為了追求IT 產(chǎn)品的高性能及便捷性，IC 規(guī)模不斷擴(kuò)大，特征線寬不斷縮小，當(dāng)前國際上CMOS 的主流工藝已由幾年前0.25μm 降至0.10μm 以下。90 納米及60 納米生產(chǎn)線正在成為下一代主流生產(chǎn)線，而成品率下滑已成為當(dāng)今納米集成電路設(shè)計(jì)中面臨的最大挑戰(zhàn)之一。而且，隨著無線產(chǎn)品的大量應(yīng)用，對(duì)帶寬及器件響應(yīng)速度也提出了更高的要求，高性能的射頻集成電路及微波單片集成電路（RFIC、MMIC）的研發(fā)以及新材料、新工藝、新器件的大量采用為IC 設(shè)計(jì)帶來了前所未有的挑戰(zhàn)。這些因素大大增加了IC 制造過程中的不確定性，使得IC 產(chǎn)品的成品率更加難以控制。由于成品率問題的重要性，在當(dāng)前的IC 研發(fā)中，對(duì)成品率問題的考慮已滲透到IC 設(shè)計(jì)制造的各個(gè)階段。如何在研發(fā)高性能IC 同時(shí)保證較高的成品率已成為近年來學(xué)術(shù)界及工業(yè)界關(guān)注的熱點(diǎn)問題。

二 借助EDA 技術(shù)提高成品率

　　影響IC 成品率的因素有很多，但主要來自兩個(gè)方面:第一是工藝線水平、材料特性及環(huán)境的影響。在IC 制造過程中如果工藝線不穩(wěn)定，將會(huì)導(dǎo)致制造結(jié)果與設(shè)計(jì)的偏差，使成品率降低。同時(shí)，不同材料有著不同的加工工藝，加工難度也不一樣，材料特性也是影響成品率的重要因素。而環(huán)境因素如溫度、濕度等也會(huì)對(duì)IC 的品質(zhì)造成影響，從而引起成品率降低。在工藝方面最突出的就是缺陷對(duì)成品率的影響。缺陷是由于IC 工藝線不穩(wěn)定，使理想的IC 結(jié)構(gòu)發(fā)生變化，如金屬條變形、粉塵顆粒與冗余物的出現(xiàn)等。針對(duì)這些問題主要通過改進(jìn)、調(diào)整工藝線、進(jìn)行工藝過程控制（SPC）來解決。

　　第二是來自設(shè)計(jì)方面的影響。如果在IC 設(shè)計(jì)中參數(shù)設(shè)計(jì)不合理，則會(huì)導(dǎo)致IC 性能上的缺陷，造成成品率過低。同樣在結(jié)構(gòu)設(shè)計(jì)方面的不合理也會(huì)造成成品率問題。針對(duì)此類問題主要通過改進(jìn)參數(shù)及結(jié)構(gòu)設(shè)計(jì)，增加冗余結(jié)構(gòu)設(shè)計(jì)等方法改善成品率。除了工藝線的調(diào)整與控制需完全在制造階段考慮外，其他有關(guān)成品率問題都可在IC 設(shè)計(jì)階段予以解決或者改善。由于在設(shè)計(jì)階段對(duì)成品率的問題進(jìn)行充分考慮，可以有效避免成品率問題帶來的風(fēng)險(xiǎn)，因此面向高成品率設(shè)計(jì)的EDA 技術(shù)日益受到的重視。

　　目前，無論在工藝方面還是設(shè)計(jì)方面就利用EDA 技術(shù)提高成品率設(shè)計(jì)提出了許多有效的方法。這些方法主要的目的是解決以下三個(gè)問題：

1.減小設(shè)計(jì)與制造間的誤差。

　　主要是指由于工藝、材料、環(huán)境等因素的影響造成的誤差，主要通過改進(jìn)工藝線、改善材料及環(huán)境、提高模型精度（建立考慮多種因素的元器件仿真模型）等達(dá)到使設(shè)計(jì)參數(shù)與加工后的參數(shù)基本一致。例如，在超深亞微米工藝下利用統(tǒng)計(jì)學(xué)技術(shù)，通過對(duì)測(cè)試數(shù)據(jù)進(jìn)行統(tǒng)計(jì)學(xué)分析及Monte Carlo 仿真，針對(duì)參數(shù)偏差及失效點(diǎn)（缺陷）的統(tǒng)計(jì)分布特點(diǎn)建立統(tǒng)計(jì)學(xué)模型，以及在此基礎(chǔ)進(jìn)行靈敏度分析、成品率分析、優(yōu)化以有效提高成品率；又如利用OPC（光學(xué)校正）技術(shù)，可對(duì)在光刻過程中產(chǎn)生的與原設(shè)計(jì)不一致的不規(guī)則幾何圖形進(jìn)行校正，以減小與原設(shè)計(jì)的誤差。再如超深亞微米工藝下，隨著頻率提高、特征尺寸減小帶來互連線的各種高頻效應(yīng)，由此產(chǎn)生了信號(hào)完整性等許多復(fù)雜的問題，導(dǎo)致設(shè)計(jì)參數(shù)的偏離。建立有效的互連線模型和實(shí)現(xiàn)互連線網(wǎng)快速模擬，這也是面向高成品率設(shè)計(jì)目前亟待解決的一個(gè)重要問題。

2.成品率估計(jì)。

　　即在投片生產(chǎn)之前，根據(jù)工藝及設(shè)計(jì)的具體情況，利用EDA 工具對(duì)成品率進(jìn)行預(yù)測(cè)，如果成品率達(dá)不到預(yù)定指標(biāo)，則需采取進(jìn)一步改進(jìn)設(shè)計(jì)、調(diào)整工藝等措施，提高成品率，降低投資風(fēng)險(xiǎn)。如在超大規(guī)模集成電路（VLSI）設(shè)計(jì)中，為了避免工藝缺陷對(duì)成品率的影響，通過對(duì)缺陷的統(tǒng)計(jì)分布情況進(jìn)行分析，從中得出成品率估計(jì)結(jié)果。

3.成品率優(yōu)化。

　　在成品率較低的情況下，采用一些工具對(duì)成品率結(jié)果進(jìn)行優(yōu)化（主要指對(duì)設(shè)計(jì)的優(yōu)化）。如：設(shè)計(jì)中心法（Design Centering），通過將設(shè)計(jì)參數(shù)值調(diào)整到參數(shù)值分布區(qū)域的中心，以避免工藝中的隨機(jī)擾動(dòng)引起的對(duì)電路性能的影響，從而使成品率提高。