FPGA到高速DRAM的接口設(shè)計(jì)(04-100)

　　在接收DQS信號(hào)時(shí)，存儲(chǔ)器控制器必須相移DQS信號(hào)使其與DQ信號(hào)對(duì)準(zhǔn)。電路板引起的DQS和DQ之間的偏移，控制器中合成數(shù)據(jù)有效視窗和控制器輸入寄存器中取樣視窗要求決定必須延遲的DQS時(shí)間量。

　　這是DRAM控制器設(shè)計(jì)中最需要解決的問(wèn)題之一。存儲(chǔ)器接口設(shè)計(jì)人員可采用下列技術(shù)對(duì)準(zhǔn)DQS到數(shù)據(jù)有效視窗中心：板跡線DQS延遲，片上跡線DQS延遲，片上DLL或鎖相環(huán)(PLL)。

　　DQS板跡線延遲

　　這是對(duì)準(zhǔn)DQS和相關(guān)DQ信號(hào)的傳統(tǒng)方法。但此技術(shù)基于如下原因證明在復(fù)雜系統(tǒng)中存在性能障礙并且是無(wú)效的：

　　·以400Mbit/s為例，DQS相對(duì)于DQ額定延遲是1.25ns(假定DQS信號(hào)與DQ信號(hào)中心對(duì)準(zhǔn)所需的相移是90°)。實(shí)現(xiàn)此延遲必須增加大約7~8英寸跡線長(zhǎng)度到DQS線(根據(jù)50Ω特性阻抗的FR4片狀微帶大約160ps/in延遲)。若需要額外的信號(hào)布置，這不僅僅是復(fù)雜的板布置，而且會(huì)導(dǎo)致增加板成本。這對(duì)于與DIMM接口是特別確切的，由于路由每個(gè)DQS信號(hào)所需的另外長(zhǎng)度是困難的。

　　·所需的延遲和所引起的跡線長(zhǎng)度必須精確地預(yù)先確定。這鎖定接口到專(zhuān)門(mén)頻率，使設(shè)計(jì)人員靈活性很少。接口頻率的任何變化將需要重新布置電路板。

　　·增加跡線長(zhǎng)度也會(huì)導(dǎo)致DQS線上較高的損耗。因此，這會(huì)連累上升和下降時(shí)間，限制了最高可達(dá)到的頻率。
片上遲遲元件

　　此方法是用串聯(lián)連接的延遲元件實(shí)現(xiàn)預(yù)先確定的延遲。延遲和實(shí)現(xiàn)延遲所需的相應(yīng)延遲元件數(shù)必須根據(jù)工作頻率和每個(gè)頻率合適的元件數(shù)進(jìn)行計(jì)算。設(shè)計(jì)人員可以用不同的設(shè)計(jì)技術(shù)，采用粗和細(xì)延遲結(jié)合起來(lái)進(jìn)一步精確調(diào)節(jié)到所希望的值。然而，延遲元件對(duì)工藝、電壓、溫度(PVT)參量是固有敏感的，可高達(dá)±40%。這些延遲變量降低了控制器的有效取樣視窗，并不能用頻率標(biāo)定。因此，這種方法的局限性使它僅在較低頻率(133MHz以下頻率)是有用的。

　　片上DLL

　　為了解決上述兩個(gè)實(shí)現(xiàn)方法的設(shè)計(jì)問(wèn)題，設(shè)計(jì)人員可以采用片上DLL，把延遲引入DQS線上。用所希望接口頻率的參考時(shí)鐘和把所需延遲做為此時(shí)鐘周期的百分比，DLL可以選擇正確的延遲元件數(shù)來(lái)達(dá)到所希望的延遲。

　　例如，Altera采用這種方法在讀操作期間實(shí)現(xiàn)90°DQS相移。這些FPGA具有片上DQS相移電路并在芯片的頂部和底部有專(zhuān)用DQS—DQ I/0引腳。當(dāng)不與外部存儲(chǔ)器接口時(shí)，這些引腳可用做通用I/0。

　　然而，當(dāng)與外部存儲(chǔ)器(如DDR SDRAM)接口時(shí)，這些引腳必須用于DQS。每個(gè)DQS信號(hào)都是與一組DQ信號(hào)相關(guān)。DQS:DQ比在用Stratix II FPGA時(shí)為1:4，1:8，1:16，1:18，1:32或1:36，而用Stratix FPGA 其比為1:8，1:16或1:32。

　　專(zhuān)門(mén)DQS引腳在路由到I/O輸入寄存器前，內(nèi)部連到延遲元件組。這些元件的附加延遲由DQS相移電路控制。專(zhuān)門(mén)DQS相移電路由DLL和控制電路組成，能夠在讀操作期間，在輸入DQS信號(hào)上進(jìn)行自動(dòng)片上延遲插入。DQS相移電路用頻率基準(zhǔn)來(lái)為每個(gè)專(zhuān)門(mén)DQS引腳上的延遲元件產(chǎn)生控制信號(hào)，允許它來(lái)補(bǔ)償PVT變化。此外，為使通道間的偏移最小，相移DQS信號(hào)通過(guò)平衡時(shí)間網(wǎng)絡(luò)傳輸?shù)紻Q I/O元件(IOE)。