FPGA到高速DRAM的接口設計(04-100)

　　信號完整性和板設計問題

　　與存儲器接口設計有關另一個共同問題是要保持信號完整性。接口的寬總線寬度導致同步開關轉(zhuǎn)換噪聲(SSN)，SSN可能導致誤碼。另外，由于串擾、信號衰減、噪聲等原因會使不合理的終端或板設計導致不好的信號質(zhì)量。所有這些因素有害地影響系統(tǒng)性能和可靠性。所以，會理的板設計是建造建全存儲器接口的關鍵。下面給出用于存儲器接口的一些基本板布置指南：

　　·跡線長度匹配以避免信號間的偏移。

　　·路由DQ、DQS和CLK至少30密耳遠離其他信號，以避免串擾。

　　·每2個終端電阻器用一個0.1mF電容器。

　　·提供精密的電阻器(精度1%~2%之內(nèi))。

　　·采用專門為DRAM VTT 設計的集成VTT穩(wěn)壓器。

　　·路由VREF至少20mm遠離其他信號。

　　·在一邊VREF與VSS屏蔽，在另一邊VREF與VDDQ屏蔽。

　　另外，選擇正確的I/O布局，采用可編程電源和引腳，減慢I/O轉(zhuǎn)換率和選擇正確的去耦電路可使SSN最小。對于多達81個驅(qū)動器(64個數(shù)據(jù)、8個ECC和9個選通信號)的DIMM(雙列直插式存儲器模件)系統(tǒng)的最壞情況，可以在存儲器模塊的開關轉(zhuǎn)換狀態(tài)。另外的28個信號在流水線存取中，可在同一時間在控制器中轉(zhuǎn)換。

　　去耦的傳統(tǒng)方法包括根據(jù)板的路由，在合適的地方放置電容器和在驅(qū)動器引腳加電容器的預確定關系?？上?，當今DRAM的較高開關速度使得這種典型關系變得很少有用。設計去耦系統(tǒng)的關鍵限制因素通常不只是電容量，也包括電容器引線的電感量和連接電容器到電源和地平板的通路。VTT電壓去耦應該做得非?？拷赴宓牟⒙?lián)工作。另外，去耦電容器應該連接在VTT和地之間。

　　嚴格的遵照存儲器和FPGA供應商提供的板設計指南是重要的。為了保證存儲器接口設計第一次就成功，必須在系統(tǒng)級執(zhí)行信號完整性分析。信號完整性分析所用的可選工具是HSPICE，SPECCTRA Quest，XTK和Hyper Lynx。另一建議是設計人員把設計用于系統(tǒng)前用示范平臺來驗證設計。實現(xiàn)第一次設計成功的關鍵是調(diào)試階段。FPGA供應商為存儲器和FPGA接口提供示范平臺和專門的設計指南。

　　定時問題

　　高速存儲器接口設計可能耗費不少時間，要滿足大量功能和定時要求。使時鐘抖動，信道間偏移、占空比失真和系統(tǒng)噪聲最小，在增加有效定時容限中起主要的作用。這可在所有工作條件下改善系統(tǒng)可靠性。另外，必需正確地實現(xiàn)DRAM狀態(tài)機和必須小心對待DRAM的初始化和刷新。

　　設計人員需要嚴格地執(zhí)行驗證來保證設計能滿足定時和功能要求。必須執(zhí)行4類定時分析：寫數(shù)據(jù)定時，地址和命令定時，用DQS讀捕獲和捕獲讀數(shù)據(jù)到系統(tǒng)時鐘域的再同步。Denali公司提供用于系統(tǒng)級驗證的DRAM運轉(zhuǎn)狀態(tài)模型。
為了簡化存儲器接口設計過程和降低設計周期時間，建議設計人員采用FPGA供應商或第三者公司提供的存儲器—控制器IP核?，F(xiàn)在的IP核包括易用的圖像接口，這些IP核是參量化的，所以，設計人員可以建造適合系統(tǒng)要求的控制器。例如，DDR SDRAM控制器核，讓設計人員定制控制器來滿足專門的接口要求(包括時鐘速度，數(shù)據(jù)總線寬度，芯片選擇數(shù)和存儲器特性)。

　　結(jié)語

　　建造商速存儲器接口是一個復雜的任務，設計人員在設計這些接口前需要考慮幾個因素。應該進行詳細的定時分析，必須進行系統(tǒng)級驗證。良好的存儲器接口支持可減輕設計復雜任務而加速設計進程。設計存儲器接口所選FPGA需要詳盡的了解支持FPGA的硬件特性和圍繞它的支持結(jié)構(gòu)。存儲器IP，控制器，軟件和工具支持，仿真模型和好的文件等都是存儲器接口設計的關鍵?！?/p>