通信應用中的數字上變頻和下變頻(06-100)

　　數字上變頻器(DUC)和數字下變頻器(DDC)不僅僅是通信應用(如軟件無線電)中的關鍵，而且在需要窄帶信號高速流的應用中也是重要的。另外，DDC結構容易控制所有取樣速率下的混淆防止分樣。

　　做為1個例子，讓我們看看數字記錄5MHz帶寬(中心在50MHz)信號的問題。此信號可以是來自RF-IF模擬下變頻器的信號或者是直接從天線接收的信號。為了滿足尼奎斯特準則，我們需要以105ms/s取樣率取樣此信號。然而，為了合理地捕獲此信號，應該在較高的取樣率(至少200ms/s)取樣此信號。假設ADC為16位，在該速率下被取樣的信號會產生400MB/s數據。也許更難辦的是以這樣高速率采集和存儲數據缺乏商業可用的方案。大多數可用的PC基數字器僅能在大約幾分之幾秒內存儲此數據。

　　數字下變頻

　　DDC在持續時間期間可以數字記錄RF信號。在此實例中，我們僅需要記錄5MHz信號(中心頻率50MHz)，而不是ADC的整個尼奎斯特帶寬。DDC允許除去其余數據，并降低數據率。在現場可編程門陣列(FPGA)中實現時，簡單的數字下變頻分為3個性質不同的步：頻率變換、濾波和分樣(圖1)。

　　頻率變換和濾波

　　第1步是頻率變換。5MHz頻帶需要降低變換到基帶，靠乘或與載頻(fc)正弦信號混頻實現這種變換。用數字控制振蕩器(NCO)數字產生正弦波。NCO通常也稱之為本機振蕩器(LO)，它可以在精確頻率和相位下產生取樣波形。

　　隨著信號從50MHz變頻到基帶，信號拷貝也從50 MHz變頻到100 MHz?；诖嗽?，新的基帶信號必須濾波，去除較高頻率的信號。
然而，到此我們的任務沒有完成。我們仍有1個在200ms/s取樣的低頻基帶信號。傳輸額外不必要數據時不希望PC總線過載，我們重新取樣信號來降低有效取樣率。這靠分樣實現，在規則的時間間隔內從數字化的信號中去除數據點。在此例中，取樣從200ms/s下降到10ms/s，每20個取樣去除19個取樣。

　　防止混淆的分樣

　　采用分樣，數字化器的采集引擎繼續以同樣的最大速率進行取樣。然而，僅有少量的采集點被存儲、被取出和傳輸到PC，這降低取樣率到所希望的水平。但是，此技術不是極簡單的。

　　為便于說明，假定數字化器的最大取樣率是100MS/s，使其尼奎斯特頻率為50 MHz，而信號有兩個分量：10 MHz基頻和20MHz激勵頻率分量。若數字化器分辨率為14位，則在100MS/S總數據率是200MB/s，這遠遠高于PCI總線理論極限132MB/s。這是采用較低取樣率(如25MS/s)的1個原因?，F在尼奎斯特頻率應該是12.5MHz。然而，20MHz頻率分量混淆回到5MHz?，F在，不可能告知信號實際上是否是5MHz信號或混淆到5MHz的另外較高頻率信號(20MHz，30MHz，45MHz)。

　　解決此問題的1種方案是稱之為防止混淆分樣的增強分樣技術。在此技術中，數字化器繼續在100MS/s最高取樣率下采集數據，但加1個低通數字濾波器，在分樣前截止尼奎斯特頻率(圖2)。