Cadence認證的RF關(guān)鍵技術(shù)用于TSMC 65納米工藝節(jié)點

　　加州圣荷塞，2008年4月15日—全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)今天宣布授權(quán)Cadence® QRC Extraction和Virtuoso® Passive Component Designer使用于TSMC 65納米工藝設(shè)計工具包(PDK).

　　這次新認證的技術(shù)提供了經(jīng)過測試的、可靠的電感、襯底提取和無源元件設(shè)計。QRC Extraction能夠進行寄生電感和底層提取，而新發(fā)布的Virtuoso Passive Component Designer技術(shù)可以進行電感綜合、分析和建模。在6月份，Cadence和TSMC推出了一種TSMC CompatibleSM  65納米RF PDK，使用最新的Cadence Virtuoso定制設(shè)計平臺，并附帶可下載的RF、模擬和混合信號（RF和AMS）設(shè)計流程示范包提供給無線設(shè)計師。

　　該Cadence技術(shù)被認證為新TSMC電磁（EM）工具認證計劃(TSMC Electromagnetic (EM) Tool Qualification Program)的一部分，面向TSMC 90和65納米工藝技術(shù)。該計劃確保對高速數(shù)字時鐘電路和高頻混合信號RF設(shè)計流程有更高的電磁精確度。

　　“Cadence技術(shù)在我們的65納米工藝節(jié)點確認，讓我們的設(shè)計師能夠通過將RF收發(fā)器和合成器整合到擁有數(shù)字基帶和應用處理器的同一個系統(tǒng)級芯片上， 來設(shè)計單芯片無線應用設(shè)備。”TSMC設(shè)計服務(wù)市場部副主管Tom Quan說。

　　基帶電路、微處理器和內(nèi)存進入到最高級的CMOS工藝節(jié)點。為啟用系統(tǒng)級芯片上的無線系統(tǒng)，RF收發(fā)器和頻率合成器必須貫徹使用相同的工藝。使用QRC Extraction對襯底的精確建模簽收和對互聯(lián)線路的RLCK提取，RF設(shè)計師就可以提高一次性芯片成功的可能性，并降低總設(shè)計成本。使用噪聲周線圖的假設(shè)分析法讓設(shè)計師能夠在噪聲較多的數(shù)字電路周圍迅速實驗RF模塊的各種不同放置方案。

　　TSMC 65納米PDK包含由Virtuoso Passive Component Desgner提供的可調(diào)整的感應器和變壓器模型。模型精確性已經(jīng)在感應系數(shù)、品質(zhì)因數(shù)和自諧振頻率等指標方面被驗證與實測結(jié)果相差只有百分之幾的量級。設(shè)計師不再被局限于一定數(shù)量的PDK感應器范圍之內(nèi)。從感應系數(shù)和品質(zhì)因數(shù)等設(shè)計指標開始，RF設(shè)計師可以在Passive Component Designer中創(chuàng)造他們自己的感應器和變壓器，使用TSMC PDK提供的可調(diào)整的參數(shù)化的模塊。這種新技術(shù)能夠讀取TSMC 65納米規(guī)則檔案，并合成沒有DRC和LVS錯誤的元件，隨時可用于QRC Extraction分析。Virtuoso Passive Component Designer支持65納米效應如襯底偏壓、侵蝕、金屬填充和切削。

　　“Cadence提供了完整的RFIC設(shè)計流程，結(jié)合了系統(tǒng)設(shè)計、RF元件設(shè)計、電路設(shè)計、仿真、布局和物理驗證，”Cadence產(chǎn)品市場部主管Sandeep Mehndiratta說。“QRC Extraction如今提供了最全面的寄生參數(shù)提取，包含精確的自感和互感，以及經(jīng)過硅驗證的可靠的襯底效應提取解決方案——這對于RF后布局驗證都是至關(guān)重要的。Virtuoso Passive Component Designer能夠讓設(shè)計師創(chuàng)建自訂的電感和變壓器以符合他們的設(shè)計指標。”