CADENCE與Common Platform及ARM合作提供45納米R(shí)TL-to-GDSII參考流程

　　全球電子設(shè)計(jì)創(chuàng)新企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術(shù)的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Common Platform技術(shù)公司包擴(kuò)IBM、特許半導(dǎo)體制造公司和三星聯(lián)合開(kāi)發(fā)RTL-to-GDSII 45納米流程，滿(mǎn)足高級(jí)節(jié)點(diǎn)設(shè)計(jì)需要。該參考流程基于對(duì)應(yīng)Common Power Format（CPF）的Cadence低功耗解決方案，而且還包含來(lái)自Cadence的關(guān)鍵可制造性設(shè)計(jì)（Design For Manufacturing ,DFM）技術(shù)。那些使用通用平臺(tái)45納米工藝設(shè)計(jì)大規(guī)模量產(chǎn)型消費(fèi)電子產(chǎn)品、通信和移動(dòng)電子設(shè)備的客戶(hù)將會(huì)大幅節(jié)省功耗、提高良品率和加快上市時(shí)間。

　　該參考流程使用45納米ARM®Physical IP低功耗庫(kù)，讓設(shè)計(jì)師可以使用不同的CPF文件和單個(gè)黃金RTL進(jìn)行設(shè)計(jì)摸索和physical prototyping，實(shí)現(xiàn)低功耗架構(gòu)的優(yōu)化。它采用Cadence低功耗解決方案中的高級(jí)功率管理功能——包括power shut off prototyping, power domain-aware placement, clock tree synthesis and routing, multi-mode和multi-corner 分析與優(yōu)化, 從而提供更高的生產(chǎn)效率，以及為高級(jí)設(shè)計(jì)極大地降低功耗。

　　“消費(fèi)者對(duì)于便攜式產(chǎn)品的需求正在加速，更長(zhǎng),更可靠的連接性成為必要。這就對(duì)優(yōu)化功率管理機(jī)制的設(shè)計(jì)提出了更高的要求，”ARM物理IP部門(mén)市場(chǎng)部副總裁Tom Lantzsch說(shuō)。“與Cadence合作，ARM可以全力幫助我們共同的客戶(hù)，讓他們開(kāi)發(fā)出業(yè)界領(lǐng)先的嵌入式產(chǎn)品。作為本次合作的一部分，我們將會(huì)開(kāi)始提供帶有ARM Physical IP庫(kù)的CPF視窗。帶有Power Management Kit的45納米ARM Physical IP面向Common Platform技術(shù)，這是我們與Cadence合作發(fā)展基于CPF的參考流程的再一次進(jìn)步。”

　　作為這種45納米參考流程的一部分，Cadence還提供一種晶圓廠(chǎng)認(rèn)證的、基于模型的DFM分析和實(shí)現(xiàn)技術(shù)的綜合套件，實(shí)現(xiàn)精確的硅片分析和物理設(shè)計(jì)優(yōu)化。這些技術(shù)提供了對(duì)重要制造變化的精確的硅片建模和優(yōu)化，可以被用于在設(shè)計(jì)實(shí)現(xiàn)時(shí)提高性能和物理良品率結(jié)果。在高級(jí)工藝節(jié)點(diǎn)上，傳統(tǒng)設(shè)計(jì)流程無(wú)法再提供精確的可預(yù)測(cè)性，迫使設(shè)計(jì)師過(guò)于對(duì)其設(shè)計(jì)進(jìn)行保護(hù)，或者冒著出現(xiàn)制造問(wèn)題的風(fēng)險(xiǎn)。通過(guò)在實(shí)現(xiàn)流程中對(duì)關(guān)鍵制造工藝進(jìn)行建模并提前優(yōu)化，設(shè)計(jì)師可以減少總項(xiàng)目周期，并提高對(duì)芯片依照原計(jì)劃順利運(yùn)作的信心。

　　這種45納米參考流程是基于 Cadence Encounter®數(shù)字IC設(shè)計(jì)平臺(tái)，用于注重DFM的預(yù)防、偵測(cè)與優(yōu)化。它已經(jīng)在Common Platform中得以演示，將導(dǎo)致光刻中良品率受限制(yield-limiting)的功能將可以通過(guò)使用Cadence Litho Physical Analyzer被迅速而精確地識(shí)別。這些基于模型的DFM結(jié)果被用于驅(qū)動(dòng)Cadence SoC Encounter™ RTL-to-GDSII 系統(tǒng)，用于預(yù)防和重視制造性的設(shè)計(jì)閉合，而Cadence Chip Optimizer用于增量型基于空間的互連優(yōu)化以及最終的可制造性?xún)?yōu)化。Cadence QRC Extractor提供了物理、制造和電氣域之間的基本建模鏈接。DFM效應(yīng)可以被提取，而時(shí)序影響可以被反推到物理實(shí)現(xiàn)階段，進(jìn)行精確的、基于模型的時(shí)序優(yōu)化。

　　通過(guò)基于Common Platform的Cadence45納米參考流程，讓設(shè)計(jì)師能夠重新實(shí)現(xiàn)制造的可預(yù)測(cè)性，這可以實(shí)現(xiàn)更高質(zhì)量的芯片，可以更快實(shí)現(xiàn)量產(chǎn)化。

　　“低功耗設(shè)計(jì)與可制造性設(shè)計(jì)是客戶(hù)采用Common Platform 45納米工藝技術(shù)時(shí)面臨的主要問(wèn)題，”IBM的Common Platform副總裁Mark Ireland說(shuō)。“為了解決這些問(wèn)題，Common Platform的公司與Cadence的工程師合作，提供這種45納米參考流程，從而得出了這種創(chuàng)新的、注重良品率的解決方案，并且使用CPF完美地實(shí)現(xiàn)其功耗意圖。”

　　“這次Cadence與Common Platform之間的合作提供了為45納米芯片準(zhǔn)備的參考流程，尋找可預(yù)測(cè)的設(shè)計(jì)流程的工程師團(tuán)隊(duì)可以快速采用，實(shí)現(xiàn)更高的芯片質(zhì)量，”Cadence公司Digital IC 以及Power Forward部門(mén)全球副總裁徐季平(Chi-Ping Hsu)說(shuō)。“Cadence低功耗解決方案、DFM技術(shù)以及Common Platform 45納米工藝技術(shù)的結(jié)合，為設(shè)計(jì)師提供了一個(gè)完整的解決方案，解決低功耗和高級(jí)工藝節(jié)點(diǎn)的復(fù)雜性與相互依賴(lài)的需要。”

　　Cadence 45納米參考流程中的高級(jí)節(jié)點(diǎn)功能提供了“設(shè)計(jì)即所得”（ what you design is what you get, WYDIWYG）建模、高級(jí)低功耗技術(shù)和關(guān)鍵制造差異的優(yōu)化，可以被用于改進(jìn)設(shè)計(jì)階段的成果。這有助于實(shí)現(xiàn)更快、功耗更低、更為精確的芯片。

　　供應(yīng)情況

　　這種45納米高級(jí)低功耗、良品率優(yōu)化的參考流程將于7月推出，只要將請(qǐng)求通過(guò)電子郵件發(fā)送到 common_platform_45LP@cadence.com. 該參考流程工具包包含一個(gè)參考設(shè)計(jì)、資料和用于運(yùn)行參考流程的腳本。