在DDR3 SDRAM存儲器接口中使用調(diào)平技術

　　可以在運行時從FPGA架構訪問延時單元，作為啟動校準過程的一部分，實現(xiàn)自動DDR3去斜移算法。圖6所示為怎樣對DQ數(shù)據(jù) 去斜移，中心對齊DQS，提高采集余量。還可以利用輸出延時在輸出通道中插入少量的斜移，有意減少同時開關的I/O數(shù)量。

圖6. DQS組中的DQ去斜移概念，以90度相移DQS為中心

　　可靠采集

　　DQS信號起到輸入選通的作用，必須移至合適的位置以采集讀操作。相移電路(圖7中所示)可以把到達DQS信號移相0°、22.5°、30°、36°、45°、60°、67.5°、72°、90°、108°、120°、135°、144°和180°，具體數(shù)值取決于DLL頻率模式。移位后的DQS信號被用作I/O單元輸入寄存器時鐘。

圖7. DQ采集電路

　　圖7所示的延時鎖定環(huán)(DLL)將PVT相移保持在固定位置。圖8所示為DLL和相移電路之間的關系。

圖8. DLL和DQS相移電路

　　DLL使用頻率參考來動態(tài)產(chǎn)生每一DQS引腳的延時鏈控制信號，使其能夠補償PVT變化。Stratix III器件中有4個DLL，每個都位于器件的角上。每個DLL延伸到器件的兩側，使器件在所有側面都實現(xiàn)了對多個DDR3 SDRAM存儲器的接口支持。

　　高速數(shù)據(jù)速率域交叉和設計簡化

　　DDR采集寄存器和HDR寄存器使數(shù)據(jù)能夠從雙倍數(shù)據(jù)速率域(在時鐘兩個邊沿的數(shù)據(jù))安全下傳至SDR域(同一時鐘頻率一個上升沿的數(shù)據(jù)，但數(shù)據(jù)寬度加倍)，以及HDR域(時鐘上升沿的數(shù)據(jù)，但是頻率只有SDR的一半，數(shù)據(jù)寬度加倍)，更容易達到內(nèi)部設計時序。圖9所示為DQ數(shù)據(jù)是怎樣通過各種數(shù)據(jù)速率域的。

圖9. Stratix III輸入通道寄存器

　　提高管芯、封裝和數(shù)字信號的完整性

　　FPGA管芯和封裝的設計應具有可靠的信號完整性，實現(xiàn)高性能存儲器接口(即，有8:1:1用戶I/O至地和電源比，以及較好的信號返回通道，如圖10所示)。此外，設計還應具有OCT、可變擺率和可編程驅(qū)動能力，以便正確地控制信號質(zhì)量。

圖10. 每一電源和地的8個用戶I/O

　　結論

　　高性能FPGA具有較寬的存儲器帶寬，增大了時序余量，能夠靈活地進行系統(tǒng)設計，進一步完善了高性能DDR3 SDRAM DIMM。FPGA和DDR3 SDRAM相結合滿足了當今通信、網(wǎng)絡和數(shù)字信號處理系統(tǒng)的大吞吐量需求。