FIR數(shù)字濾波的FPGA實現(xiàn)
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3.2.2將模型轉(zhuǎn)成VHDL文件
本文引用地址：http://www.ex-cimer.com/article/87259.htmSimulink仿真完成后就可以在硬件上實現(xiàn)設(shè)計，以獲得針對特定FPGA芯片的VHDL代碼。
用SignalCompiler對模型進行分析，檢查其正確性。選擇對應(yīng)的器件系列并對SignalCompiler 進行相應(yīng)的設(shè)置，把MDL文件轉(zhuǎn)換成VHDL文件。
3.2.2 ModelSim功能仿真
Simulink算法級、系統(tǒng)級仿真后還要用ModelSim對生成的RTL級VHDL代碼進行功能仿真。仿真波形見圖3。
圖3 ModelSim仿真波形
Fig.3 Simulation wave shape of ModelSim
3.2.3 QuartusII時序仿真
RTL級仿真完成后還要進行門級時序仿真。SignalCompiler已將Matlab上的仿真信息轉(zhuǎn)變?yōu)榭捎门cQuartusII 進行時序仿真的激勵信息及相關(guān)的仿真文件，因此可以很容易地完成此項仿真任務(wù)[2]。
QuartusII仿真編譯結(jié)果 顯示了仿真編譯的各項參數(shù)，由圖4可得FPGA的器件型號、邏輯元件及引腳的使用數(shù)目和占用資源百分比等情況。
圖4 QuartusII仿真編譯結(jié)果
Fig.4 the Result of Compilation & Simulation
4 硬件實現(xiàn)
經(jīng)過Matlab、ModelSim、QuartusII聯(lián)合仿真驗證后，最后把VHDL燒寫到基于Cyclone II EP2C35F672C6 FPGA 芯片的開發(fā)板中，完成FIR濾波器在FPGA上的硬件實現(xiàn)。
5 結(jié)論
本文通過利用DSP Builder設(shè)計建模電子模塊來代替編寫VHDL 程序，設(shè)計效率大為提高。然后通過Matlab的Simulink環(huán)境的圖形化仿真驗證功能配合ModelSim RTL級仿真與QuartusII門級時序仿真功能對設(shè)計的程序功能進行全面驗證，確保功能正確。通過SignalCompiler轉(zhuǎn)換為VHDL語言實現(xiàn)，還可以在不同公司的FPGA器件之間移植，給設(shè)計帶來很大的靈活性。同時，參數(shù)化結(jié)構(gòu)設(shè)計，可根據(jù)情況調(diào)整設(shè)計規(guī)模在FPGA上實現(xiàn)FIR數(shù)字濾波。
FIR濾波器以其優(yōu)越的性能在數(shù)字信號處理領(lǐng)域中占有很重要的地位。利用FPGA實現(xiàn)FIR數(shù)字濾波器，具有實時性、靈活性以及執(zhí)行速度快等特點，大大提高了濾波器設(shè)計、計算、調(diào)試的速度。
本文作者創(chuàng)新點，拋棄傳統(tǒng)的通用數(shù)字濾波集成電路，選用FPGA來實現(xiàn)FIR數(shù)字濾波。用FPGA實現(xiàn)數(shù)字濾波具有靈活性強、精度高、處理速度快、成本低等多種特點，提高了工作效率，降低了生產(chǎn)成本，有一定的市場前景。
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江蘇省科技攻關(guān)重大項目（工業(yè)部分），項目編號：BE2006090
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