基于Switched-RC技術的0.8 V帶通濾波器

　　1 引 言

　　隨著集成電路步入深亞微米階段，便攜式電子產(chǎn)品市場份額的不斷擴大，低電壓低功耗集成電路已成為該類電子產(chǎn)品的發(fā)展主流。由于電源電壓的降低，很多模擬集成電路芯片中的基本單元需要重新設計，特別是目前廣泛應用于信號處理系統(tǒng)的開關電容電路芯片也面臨著低壓工作問題，即低壓時開關電容電路中浮動開關呈高阻態(tài)，影響信號無法正常通過。

　　目前解決低壓情況下開關電容電路中浮動MOS開關管的導通問題，主要有以下幾種方案：用低閾值電壓器件，用電壓倍增電路，使用開關運放技術以及本文使用的開關電阻電容(Switched-RC)技術。低閾值電壓器件需要特殊制造工藝所以成本過高，電壓倍增電路由于過高的時鐘電壓限制了其在深亞微米工藝中的使用，開關運放技術由于運放的不斷開啟和關閉而不適用于高速信號處理。相比之下，開關電阻電容技術則不存在這些問題，同時還具有采樣線性度更高的優(yōu)點。

　　本文介紹了開關電阻電容技術的基本原理，并采用該技術設計了一種0.8 V六階帶通開關電容濾波器。該濾波器將應用于心率檢測設備，起到放大心率信號和衰減干擾信號的功能。最后采用TSMC 0.18μm CMOS工藝，對所設計濾波器進行了仿真，仿真結(jié)果表明該濾波器符合設計指標，實現(xiàn)了低壓環(huán)境下的正常工作，實現(xiàn)了低壓下開關電容濾波器的一種全新設計方案。

　　2 濾波器系統(tǒng)結(jié)構(gòu)和電路實現(xiàn)

　　2.1 Switched-RC和Split-RC電路

　　開關電容積分器是開關電容濾波器的基本組成模塊。圖1所示為基于Switched-RC技術的開關電容積分器，圖中Cd支路為保持運放反向輸入端電平為VA而加的電平轉(zhuǎn)移支路。如圖1所示，原來的浮動MOS開關被電阻R1所替換。利用電阻替換浮動開關，不僅避免了低電壓時浮動開關的高阻抗問題，而且還能提高電路的線性度。具體原理如下：在t1時刻，輸入信號經(jīng)過電阻R1被采樣到電容Cs上，在t2時刻，開關Ms閉合，信號電荷轉(zhuǎn)移到積分電容Ci中。根據(jù)電荷守恒，此時輸出節(jié)點電壓表示為：

　　在過采樣條件下，Vin(n+1／2)近似等于Vin(n)，因此由式(1)可以看出開關導通電阻引入的增益誤差可以近似表示為：

　　是Ms的導通電阻，由式(2)可知，只要R1?Ron，那么電阻R1替代MOS開關管帶來的誤差就會很小。由于Ron具有非線性，會引入非線性誤差，但在Switched-RC電路中，節(jié)點X的電壓，變化幅度比Vin小很多，所以由于R1的替換而帶來的電路非線性誤差仍然可以保持在很低的水平。顯然，R1越大電路增益誤差越小，同時線性度也越好。但R1過大會導致采樣時間常數(shù)R1Cs過大，當R1Cs>T／2時(丁為時鐘周期)，將無法實現(xiàn)信號的正常采樣。通過合理選擇R1阻值和開關寬長比，并經(jīng)過反復模擬仿真就可使積分器精度達到較好水平。

　　為了使積分器性能進一步優(yōu)化，還采用了split-RC技術。圖1中積分器在采樣周期輸入共模電平為VDD／2，在積分周期的輸入共模電平則為0，所以兩相時鐘對應兩個不同的輸入共模電平，因此需要加入電平轉(zhuǎn)移支路Cd使運放反向輸入端共模電平始終維持在虛地，以避免積分電容Ci出現(xiàn)電荷積累，從而使積分器輸出共模電平恒定。但是由于Cd支路的存在引入了額外的KT／C噪聲。為了使輸入信號共模電平始終為VDD／2，達到較大輸入差模信號擺幅，同時避免Cd支路引入KT／C噪聲，采用split-RC技術實現(xiàn)的偽差分積分器如圖2所示。

　　在圖2中，原本圖1中的R1和Cs被鏡像成兩個完全對稱的支路(同時采樣電容值變?yōu)镃s／2)，采樣電容左端的開關一只接VDD，另一只接Gnd。工作過程為：在t1時刻兩個采樣電容Cs／2均經(jīng)過電阻R1接Vi，此時Vi的輸入共模電平為VDD／2，在t2時刻采樣電容Cs／2一只接VDD，另一只接Gnd，共模電平也為VDD／2，從而實現(xiàn)共模電平恒定在VDD／2處。

　　通常差分運放需要共模反饋電路來維持共模電平的穩(wěn)定，為了使低電壓工作情況下共模反饋電路更易于實現(xiàn)，本文采用文獻[7]中提出偽差分電路方法。在圖2中Cm為反饋電容，Cm的取值大小與采樣電容Cs的大小有關。反饋電路的工作原理為：在t1時刻反饋電容采樣兩輸出端預置的共模電平，在ts時刻采樣實際的共模電平，同時將預置共模電平和實際共模電平的差值反饋到各個運放的輸入端，從而維持輸出共模電平的穩(wěn)定。同時也保持運放反向輸入端的共模電平始終為虛地。該反饋電路具有易于實現(xiàn)和KT／C噪聲小的優(yōu)點。

　　2.2 運算放大器

　　本文設計的運放為一個使用PMOS輸入級的低壓兩級運算放大器。第一級為折疊結(jié)構(gòu)的PMOS低壓差分輸入級，采用共源共柵結(jié)構(gòu)，以實現(xiàn)增益的最大化。第二級采用普通的共源結(jié)構(gòu)以實現(xiàn)最大的輸出擺幅。輸入輸出共模電平分別單獨設置，輸入共模電平為0 V，輸出共模電平為0.4 V。仿真結(jié)果為：電源電壓0.8 V，直流增益78 dB，單位增益帶寬12 MHz，相位裕度61°。以上指標表明該運放適合于開關電容電路的應用。