基于PCI總線數(shù)字信號(hào)處理機(jī)的硬件設(shè)計(jì)(05-100)

　　可直接接運(yùn)放AD8033輸出，其中AD8033是低功耗、高精度的運(yùn)放，這里接成跟隨器模式。轉(zhuǎn)換時(shí)鐘由CPLD給出(R/C)信號(hào)，CPLD轉(zhuǎn)接DSP1的TMR0E，并倒相后形成R/C信號(hào)，這樣，數(shù)據(jù)采集的周期由DSP的定時(shí)器控制，可以實(shí)現(xiàn)周期可調(diào)的。又將AD976AARS的BUSY信號(hào)引入到CPLD，用于鎖存A/D轉(zhuǎn)換數(shù)據(jù)。運(yùn)放與A/D的電路結(jié)構(gòu)如圖2：

 

　　系統(tǒng)采用1片CPLD(EMP3256)作A/D轉(zhuǎn)換輸入數(shù)據(jù)鎖存、產(chǎn)生DSP所需的復(fù)位信號(hào)等。同時(shí)，CPLD還要完成PCI橋的一些控制信號(hào)的生成、轉(zhuǎn)接。實(shí)際上也就是作為PCI局部總線的仲裁器，它對(duì)PCI接口芯片和DSP提出的占用局部總線的請(qǐng)求進(jìn)行仲裁，協(xié)調(diào)它們之間的邏輯關(guān)系，使局部總線上的操作順利進(jìn)行。系統(tǒng)還采用了兩片16K×16位的雙口RAMIDT70V261來構(gòu)成DSP信號(hào)處理機(jī)與PCI的接口，其中RAM1作數(shù)據(jù)輸入，RAM2作數(shù)據(jù)輸出。

　　PCI橋采用PCI9054完成，PCI9054是PLXTechnology公司的較新產(chǎn)品，是一低成本，低功耗，功能較強(qiáng)的PCI橋芯片，可以連接PC機(jī)的PCI總線和局部總線，是先進(jìn)的PCII/O加速器，采用了先進(jìn)的PLX數(shù)據(jù)流水線結(jié)構(gòu)技術(shù)，是32位、33MHz的PCI總線主I/O加速器;符合PCI本地總線規(guī)范2.2版，有M、C、J三種模式;針對(duì)不同的處理器及局總線特性可選，盡量減少中間邏輯;具有可選的串行E2PROM接口，本地總線時(shí)鐘可和PCI時(shí)鐘異步。PC9054內(nèi)部有6種可編程的FIFO，以實(shí)現(xiàn)零等待突發(fā)傳輸及本地總線和PCI總線之間的異步操作;支持主模式、從模式、DMA傳輸方式，因其強(qiáng)大的功能可應(yīng)用于適配卡和嵌入式系統(tǒng)中。但由于DSP沒有提供直接與PCI9054接口的引腳，故采用雙口RAM作數(shù)據(jù)緩沖，其優(yōu)點(diǎn)是不必改造PCI產(chǎn)生信號(hào)以適應(yīng)DSP的要求。時(shí)序配置上較為容易。同時(shí)，分開設(shè)置的輸出輸入通道，也方便了用戶的應(yīng)用。

　　DSP1與EPROM,雙口RAM，及CPLD連接如圖3：