軟件無線電的功率：一種針對功率設計SDR的整體方法(07-100)

　　利用三極柵氧化層，硅供應商在晶體管上覆蓋一層氧化層以減少泄漏;覆蓋層越厚，泄漏就越小。性能保持平衡。在內核中需要性能的地方，常見的就是采用薄的氧化層;而對于驅動較高電壓的I/O，要采用厚的氧化層。在不需要最大性能的地方，如配置SRAM，附加的中間氧化層可以極大地降低泄漏。利用這種技術的FPGA的例子包括賽靈思的Virtex-4 和 Virtex-5系列。

　　圖2 帶有功率測量值的基于模型設計流程可以簡化對波形劃分的決策。

　　當FPGA模塊未被使用時，電源門控涉及晶體管的使用以降低待機泄漏。這種技術的一個例子可以在低功耗睡眠模式中看到。例如，如果在一個FPGA中的所有模塊都被電源門控，該器件就消耗非常小的靜態(tài)功耗。在這種情形下，平衡的是FPGA的配置的損耗，以便該器件在喚醒過程期間被完全地重配置，這個過程可能要花幾毫秒。另一方面，除了那些具有配置的模塊(比如配置存儲器)之外，如果所有的模塊都被電源門控，那么，F(xiàn)PGA的狀態(tài)就被保持住了。盡管喚醒時間被極大地縮短了，但是，所節(jié)省的功率遠遠不如當所有模塊都被電源門控時那樣顯著。賽靈思的Spartan-3A系列的FPGA支持兩種類型的電源門控。

　　動態(tài)功耗是功率等式的另外一部分。降低動態(tài)功耗的方法包括處理器集成、專用IP模塊和時鐘門控。

　　對于具有嵌入式GPP和DSP引擎的平臺FPGA來說，處理器集成是非常有用的。通過采用嵌入式GPP，而不是離散的GPP，就不必驅動數據從FPGA跨越外部I/O線到GPP(跨越外部I/O線通常消耗大量的功率)，從而節(jié)省功率。Virtex-4 FX器件就是平臺FPGA的一個例子。

　　讓專用IP模塊來執(zhí)行某些常見的函數可以極大地降低動態(tài)功耗而對靈活性卻沒有重大影響。一個例子就是讓FPGA中的專用引擎執(zhí)行乘法——累加函數。與采用邏輯電路實現(xiàn)的方案相比，這種專用IP模塊能夠以高得多的性能執(zhí)行那個函數并省電85%以上。Virtex-5器件具有包括DSP引擎、Ethernet MAC和PCI Express端點在內的許多專用模塊，使得其可以以較低的功耗提供先進的功能。

　　時鐘門控技術采用電路來關閉不用的FPGA模塊的時鐘，因而把那些模塊的功耗降低到泄漏電流的數量。如Virtex-4和Virtex-5這樣的FPGA就是支持這種性能的最好范例。。

　　因為降低靜態(tài)和動態(tài)功耗都是至關重要的，從硬件對兩者的影響來看，最強有力的方法就是進一步降低電源電壓。最佳的例子之一就是進一步降低內核電壓。處理器件隨著它們向下一代工藝節(jié)點轉移(也就是從90nm向65nm轉移)而趨向受益于較低的電壓。例如，65 nm Virtex-5 FPGA的內核電壓是1.0V，比工作于1.2V的90 nm Virtex-4 FPGA低17%，比工作于1.5V的130 nm Virtex-II FPGA低33%。這就是采用大多數當前器件的好處之一。較低的內核電壓對靜態(tài)和動態(tài)功耗兩者都有重大影響，因為泄漏與電壓呈指數關系，而動態(tài)功耗與電壓呈二次方的關系。因此，Virtex-5器件比Virtex-4 FPGA的靜態(tài)和動態(tài)功耗平均低30%以上。

　　上面我們討論了降低SDR中功耗的若干硬件方法，這些方法都重要，但是，感覺像缺少了一些內容。畢竟，這不是被稱為軟件定義的無線電嗎?盡管設計工程師愿意對硬件提供商談關于降低它們的器件功耗的問題，但是，現(xiàn)實是許多所謂的“硬件公司”擁有的軟件工程師比硬件工程師要多。確實，這似乎預示著降低功耗不僅僅是硬件的事情。

　　用一種更為整體的方法來降低功耗

　　是的!的確存在真正最優(yōu)化SDR功耗的方法，設計工程師需要一種把硬件和編程技術兩者結合起來的更為整體的方法。一種無效執(zhí)行的波形可能對SDR的功耗造成巨大的負面影響，不論硬件設計有多么好!設計工程師可以采用許多技術在FPGA中更有效地實現(xiàn)一個波形，這些技術包括并行處理算法、低頻操作、功率底層規(guī)劃和局部配置。

　　利用并行處理算法，F(xiàn)PGA所提供的并行處理能力容許實現(xiàn)比像DSP或GPP這樣的串行處理器可能達到的性能要高得多的信號處理性能，這個已經得到了很好的證實。因為并行處理可采用比串行處理器低得多的時鐘頻率執(zhí)行任務，當采用并行處理算法的時候，F(xiàn)PGA實際上比處理器能效更高。