浮點(diǎn)：用 FPGA 嵌入式處理器實(shí)現(xiàn)您的構(gòu)想

　　PowerPC 440 Processor Block: PowerPC 440 處理器模塊

　　PowerPC 440 Processor: PowerPC 440處理器

　　PLB and Memory Crossbar: PLB 和存儲(chǔ)器交叉開(kāi)關(guān)

　　Virtex-5 APU Floating-Point Unit: Virtex-5 APU 浮點(diǎn)單元

　　in FPGA Logic: FPGA 邏輯內(nèi)

　　關(guān)于 PowerPC 440 FPU

　　賽靈思針對(duì)嵌入在 Virtex-5 FXT FPGA 中的 PowerPC 440 處理器專(zhuān)門(mén)設(shè)計(jì)了 APU-FPU。FPU 通過(guò) APU 接口與處理器的緊密結(jié)合可讓浮點(diǎn)運(yùn)算單元直接執(zhí)行原生 PowerPC 浮點(diǎn)指令，這相對(duì)軟件仿真而言，速度一般可提高 6 倍。

　　除少數(shù)情況外，賽靈思 PowerPC FPU 一般符合單精度和雙精度浮點(diǎn)運(yùn)算的 IEEE-754 標(biāo)準(zhǔn)。賽靈思提供了為 2:1和 3:1 APU-FPU 時(shí)鐘速率而優(yōu)化的變量，使 PowerPC 處理器能夠以最高頻率運(yùn)行。自發(fā)性指令發(fā)送不僅會(huì)隱藏運(yùn)算時(shí)延，而且還會(huì)減少每條指令的周期。此外，這些優(yōu)化的實(shí)施方案可充分發(fā)揮器件的高性能 DSP 特性，以縮短運(yùn)算符時(shí)延并減少邏輯計(jì)數(shù)與功耗。賽靈思在其嵌入式開(kāi)發(fā)套件 (EDK) 中支持 APU-FPU 流。

　　圖 2 為 FPU 架構(gòu)的整體框架圖。APU-FPU 由執(zhí)行單元、寄存器文件、總線接口以及所有管理浮點(diǎn)指令執(zhí)行情況所必需的控制邏輯組成。

　　FCB2 Bus: FCB2 總線

　　FCB2 Bus Interface: FCB2 總線接口

　　Execution Control/Decode Logic: 執(zhí)行控制/解碼邏輯

　　Register File & Forwarding: 寄存器文件與轉(zhuǎn)發(fā)

　　Add/Sub/Convert: 添加/子集/轉(zhuǎn)換

　　Compare: 比較

　　Multiply: 乘

　　Divide: 除

　　Square Root: 平方根

　　Round: 四舍五入

　　圖 2——Virtex-5 FXT PowerPC 440 浮點(diǎn)協(xié)處理器架構(gòu)

　　FPU 含有兩個(gè)變量。雙精度變量可執(zhí)行除 PowerPC ISA 圖形子集(fsel、fres 和 frsqrte)以外的所有浮點(diǎn)指令，其中也包括單精度變量執(zhí)行的指令。這意味著您能使用帶各種商用編譯器和操作系統(tǒng)的 FPU(具體請(qǐng)參見(jiàn)：www.xilinx.com/ ise/embedded/epartners/listing.htm)。