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用于高頻接收器和發(fā)射器的鎖相環(huán)-第一部分

　　第一部分將重點(diǎn)介紹有關(guān)PLL的基本概念，同時(shí)描述基本PLL架構(gòu)和工作原理，另外，我們還將舉例說明PLL在通信系統(tǒng)中的用途。最后，我們將展示一種運(yùn)用ADF4111頻率合成器和VCO190-902T電壓控制振蕩器的實(shí)用PLL電路?！　≡诘诙糠种校覀儗⒃敿?xì)考察與PLL相關(guān)的關(guān)鍵技術(shù)規(guī)格：相位噪聲、參考雜散和輸出漏電流。導(dǎo)致這些因素的原因是什么，如何將其影響降至最低?它們對(duì)系統(tǒng)性能有何影響?　　最后一部分將詳細(xì)描述構(gòu)成PLL頻率合成器的各個(gè)模塊以及ADI頻率合成器的架構(gòu)。同時(shí)還將簡要總結(jié)目前市場上有售的頻
關(guān)鍵字： PLL 發(fā)射器

基于RFFC2071的變頻器設(shè)計(jì)

　　?目的　　結(jié)合 RFMD公司最新的高集成度 ,高線性 IC RFFC2071(包括寬帶 VCO, PLL和淚頻器)以及其他各類器件產(chǎn)品，為客戶提供最優(yōu)設(shè)計(jì)方案，縮短研發(fā)周期，以便能更好的服務(wù)客戶?！　?應(yīng)用范圍　　主要應(yīng)用于通信市場中各頻段室內(nèi)、室外覆蓋用直放站及其它頻率變換應(yīng)用等?！　?優(yōu)勢(shì)　　具有低功耗 , 小體積 ,應(yīng)用簡單的特點(diǎn) , 具有良好的性能指標(biāo) , 包括線性
關(guān)鍵字： VCO PLL

ADI公司集成VCO的PLL頻率合成器改善基站性能和無線服務(wù)質(zhì)量

　　Analog Devices, Inc.，全球領(lǐng)先的高性能信號(hào)處理解決方案供應(yīng)商，最近推出一款集成壓控振蕩器(VCO)的鎖相環(huán)(PLL)頻率合成器ADF4355，移動(dòng)網(wǎng)絡(luò)運(yùn)營商利用它可改善蜂窩基站性能和無線服務(wù)質(zhì)量。集成VCO的新款PLL頻率合成器ADF4355的工作頻率可高達(dá)6.8 GHz，對(duì)于業(yè)界當(dāng)前的載波頻率，如此高的頻帶可提供相當(dāng)大的裕量。設(shè)計(jì)用于蜂窩基站時(shí)，無線服務(wù)提供商可利用這款新型PLL頻率合成器的高工作頻率和低VCO相位噪聲來提高呼
關(guān)鍵字： ADI PLL

系統(tǒng)時(shí)鐘源的比較選擇及高性能PLL的發(fā)展趨勢(shì)

　　本文分析了晶振模塊和PLL合成器這兩種主要的系統(tǒng)時(shí)鐘源的特點(diǎn)，并重點(diǎn)闡述了PLL合成器相對(duì)于晶振模塊的替代優(yōu)勢(shì)。　　在所有電子系統(tǒng)中，時(shí)鐘相當(dāng)于心臟，時(shí)鐘的性能和穩(wěn)定性直接決定著整個(gè)系統(tǒng)的性能。典型的系統(tǒng)時(shí)序時(shí)鐘信號(hào)的產(chǎn)生和分配包含多種功能，如振蕩器源、轉(zhuǎn)換至標(biāo)準(zhǔn)邏輯電平的部件以及時(shí)鐘分配網(wǎng)絡(luò)。這些功能可以由元器件芯片組或高度集成的單封裝來完成，如圖1所示。　　系統(tǒng)時(shí)鐘源需要可靠、精確的時(shí)序參考，通常所用的就是晶體。本文將比較兩種主要的時(shí)鐘源——晶體振蕩器(XO，簡稱晶
關(guān)鍵字： PLL 晶振

改善分?jǐn)?shù)分頻鎖相環(huán)合成器中的整數(shù)邊界雜散狀況

　　您曾設(shè)計(jì)過具有分?jǐn)?shù)頻率合成器的鎖相環(huán)(PLL)嗎?這種合成器在整數(shù)通道上看起來很棒，但在只稍微偏離這些整數(shù)通道的頻率點(diǎn)上雜散就會(huì)變得高很多，是吧?如果是這樣的話，您就已經(jīng)遇到過整數(shù)邊界雜散現(xiàn)象了 —— 該現(xiàn)象發(fā)生在載波的偏移距離等于到最近整數(shù)通道的距離時(shí)。　　例如，若是鑒相器頻率為100MHz，輸出頻率為2001MHz，那么整數(shù)邊界雜散將為1MHz的偏移量。在這種情況下，1MHz還是可以容忍的。但當(dāng)偏移量變得過小，卻仍為非零值時(shí)，分?jǐn)?shù)雜散情況會(huì)更加嚴(yán)重。　　采用可編程輸
關(guān)鍵字： VCO PLL

如何實(shí)現(xiàn)功率測(cè)量的“神同步”

　　我們?cè)谑褂霉β史治鰞x的進(jìn)行測(cè)試的時(shí)候，選擇合適的同步源，如果同步源設(shè)定不當(dāng)，測(cè)量值有可能不穩(wěn)定或出現(xiàn)錯(cuò)誤，諧波測(cè)量模式還要選擇合適的PLL源，不少客戶經(jīng)常提出疑惑，同步源和PLL源有什么異同，他們的作用是什么? 　　為了能精確的計(jì)算功率等測(cè)量值，需要從采樣數(shù)據(jù)中按完整的信號(hào)周期截取數(shù)據(jù)，而原始的采樣信號(hào)有電壓和電流兩種，由于電壓和電流的信號(hào)周期不可能完全一樣，所以無論選擇電壓信號(hào)周期作為截取依據(jù)，還是選擇電流信號(hào)周期作為截取依據(jù)，都無法完美的截取完整的信號(hào)周期，怎么辦呢?從電壓電流中選擇畸變小、輸入
關(guān)鍵字： PLL PA6000

基于DDS驅(qū)動(dòng)PLL結(jié)構(gòu)的寬帶頻率合成器設(shè)計(jì)

　　結(jié)合數(shù)字式頻率合成器(DDs)和集成鎖相環(huán)(PLL)各自的優(yōu)點(diǎn)，研制并設(shè)計(jì)了以DDS芯片AD9954和集成鎖相芯片ADF4113構(gòu)成的高分辨率、低雜散、寬頻段頻率合成器，并對(duì)該頻率合成器進(jìn)行了分析和仿真，從仿真和測(cè)試結(jié)果看，該頻率合成器達(dá)到了設(shè)計(jì)目標(biāo)。該頻率合成器的輸出頻率范圍為 594～999 MHz，頻率步進(jìn)為5 Hz，相位噪聲為-91dBc。　　　　DDS的參考信號(hào)由晶振產(chǎn)生，其頻率為fref。DDS輸出的信號(hào)頻率為fDDS，頻率值由頻率控制字(FTW)控制。鎖相環(huán)
關(guān)鍵字： DDS PLL

冗余時(shí)鐘的平滑時(shí)鐘切換——電子設(shè)計(jì)

　　摘要：　　檢測(cè)到時(shí)鐘丟失時(shí)平滑切換到冗余時(shí)鐘源有助于避免系統(tǒng)運(yùn)行中斷。　　正文：　　當(dāng)今許多數(shù)據(jù)通信、網(wǎng)絡(luò)和計(jì)算機(jī)系統(tǒng)都需要實(shí)現(xiàn)時(shí)鐘冗余。組件或板級(jí)故障甚至簡單的定期系統(tǒng)維護(hù)等引起的任何中斷都不應(yīng)造成系統(tǒng)運(yùn)行中斷。因此，為整個(gè)電路工作提供時(shí)序的系統(tǒng)時(shí)鐘必須避免因任何異常情況而中斷。帶冗余的理想時(shí)鐘發(fā)生器也必須能在檢測(cè)到時(shí)鐘錯(cuò)誤或丟失的情況下從母時(shí)鐘源平滑切換到子時(shí)鐘源或晶振。　　以下給出幾類常用的冗余時(shí)鐘方案，其中包括：　　動(dòng)態(tài)時(shí)鐘切換：根據(jù)這種方案，系統(tǒng)在檢測(cè)到母時(shí)鐘源丟失或錯(cuò)誤
關(guān)鍵字： VCO PLL

多路SDI信號(hào)單波長無損光傳輸

　　摘要：針對(duì)目前市場上越來越多針對(duì)SDI信號(hào)的應(yīng)用需求，提出了多路SDI電信號(hào)單波長光纖傳輸?shù)膶?shí)現(xiàn)方案，就方案中出現(xiàn)的由于FIFO“寫滿”或“讀空”引起的SDI信號(hào)傳輸誤碼，提出了一種基于FPGA內(nèi)部PLL的可控時(shí)鐘，利用該時(shí)鐘作為FIFO的讀時(shí)鐘，實(shí)現(xiàn)SDI信號(hào)無損傳輸。　　引言　　串行數(shù)字接口(Serial Digital Interface，簡寫為SDI)是針對(duì)演播室環(huán)境提出的用單根電纜來傳輸數(shù)字視音頻信號(hào)的方式。在SMTPE-259M標(biāo)準(zhǔn)中
關(guān)鍵字： SDI FPGA 光纖 FIFO PLL 數(shù)據(jù)還原 201503

具PLL 的5 輸出超低抖動(dòng)時(shí)鐘分配器提供獨(dú)特的多芯片輸出同步方法

　　凌力爾特公司 (Linear Technology Corporation) 推出低相位噪聲整數(shù) N 合成器內(nèi)核 LTC6950，該產(chǎn)品具超低抖動(dòng)時(shí)鐘分配輸出電路。LTC6950 非常適用于產(chǎn)生和分配具高信噪比 (SNR) 時(shí)鐘數(shù)據(jù)轉(zhuǎn)換器必不可少的低抖動(dòng)信號(hào)。當(dāng)數(shù)字化或合成高模擬頻率時(shí)，保持?jǐn)?shù)據(jù)轉(zhuǎn)換器時(shí)鐘低抖動(dòng)是實(shí)現(xiàn)出色 SNR 水平的基礎(chǔ)。例如，新式電子系統(tǒng)需要用 ADC 直接數(shù)字化 RF 和高 IF 信號(hào)。憑借 18fsRMS 抖動(dòng) (在 12kHz 至 20MHz 帶寬上)，LTC6950 保證
關(guān)鍵字：凌力爾特 PLL LTC6950

基于X波段的經(jīng)典設(shè)計(jì)匯總，包括天線、振蕩器、濾波器等

　　根據(jù)IEEE 521-2002標(biāo)準(zhǔn)，X波段是指頻率在8-12 GHz的無線電波波段，在電磁波譜中屬于微波。而在某些場合中，X波段的頻率范圍則為7-11.2 GHz。通俗而言，X波段中的X即英語中的“extended”，表示“擴(kuò)展的”調(diào)幅廣播。本文介紹基于X波段的天線、頻率合成器、振蕩器等的設(shè)計(jì)實(shí)現(xiàn)方案，供大家參考。　　X波段頻率合成器設(shè)計(jì) 　　本文提出LL頻率合成方案是用于頻率合成器設(shè)計(jì)的一種較好的方案，PLL頻率合成器在相位噪聲特性、雜波抑制及頻
關(guān)鍵字：天線 VCO PLL

X波段頻率合成器設(shè)計(jì)

　　1 引言　　隨著現(xiàn)代通信技術(shù)的不斷發(fā)展，對(duì)頻率源的要求越來越高。一方面，由于通信容量的迅速擴(kuò)大，使得通信頻譜不斷向高端擴(kuò)展;另一方面，由于頻譜資源的相對(duì)匱乏，必須提高頻譜利用率，進(jìn)而對(duì)頻率源的頻譜純度和頻率穩(wěn)定度都提出了更高的要求。　　在無線通信領(lǐng)域中,為了提高頻譜利用率，現(xiàn)代通信系統(tǒng)對(duì)頻率合成器的精度、頻率分辨率、轉(zhuǎn)換時(shí)間和頻譜純度等指標(biāo)提出了越來越高的要求。頻率合成的方法主要有直接頻率合成(DS)、間接頻率合成(PLL)和直接數(shù)字頻率合成(DDS)等方案。直接頻率合成體積大、成本高, 有較
關(guān)鍵字： X波段 PLL VCO

C波段寬帶捷變頻率綜合器設(shè)計(jì)

　　摘要：本文介紹了一種C波段寬帶捷變頻率綜合器的設(shè)計(jì)方法，采用直接數(shù)字頻率合成器(DDS)實(shí)現(xiàn)頻率捷變，采用倍頻鏈路擴(kuò)展輸出帶寬，通過與鎖相環(huán)(PLL)合成產(chǎn)生的本振信號(hào)混頻將輸出頻率搬移到C波段。論述了DDS時(shí)鐘電路、倍頻鏈路以及混頻部分的設(shè)計(jì)方法，并給出了達(dá)到的主要技術(shù)指標(biāo)和測(cè)試結(jié)果。　　引言　　頻率合成器是現(xiàn)代通訊系統(tǒng)必不可少的關(guān)鍵電路，是電子系統(tǒng)的主要信號(hào)源，是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備。隨著系統(tǒng)對(duì)頻率源的頻率穩(wěn)定度、頻譜純度、頻率范圍和輸出頻率個(gè)數(shù)的要求越來越高，高穩(wěn)定、低相位噪聲、
關(guān)鍵字：變頻率綜合器 DDS PLL C波段合成器 201410

基于FPGA的任意分頻器設(shè)計(jì)

　　1、前言　　分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計(jì)中還廣泛使用集成鎖相環(huán)(如Altera的PLL，Xilinx的DLL)來進(jìn)行時(shí)鐘的分頻、倍頻以及相移設(shè)計(jì)，但是，對(duì)于時(shí)鐘要求不太嚴(yán)格的設(shè)計(jì)，通過自主設(shè)計(jì)進(jìn)行時(shí)鐘分頻的實(shí)現(xiàn)方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者這種方式只消耗不多的邏輯單元就可以達(dá)到對(duì)時(shí)鐘的操作目的。　　2、整數(shù)倍分頻器的設(shè)計(jì) 　　2.1 偶數(shù)倍分頻　　偶數(shù)倍分頻器的實(shí)現(xiàn)非常簡單，只需要一個(gè)計(jì)數(shù)器進(jìn)行計(jì)數(shù)就能實(shí)現(xiàn)。如需要N分頻
關(guān)鍵字： FPGA 分頻器 PLL

怎樣為定時(shí)應(yīng)用選擇合適的采用PLL的振蕩器

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關(guān)鍵字：定時(shí)應(yīng)用 PLL 振蕩器內(nèi)部時(shí)鐘合成器IC技術(shù)