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賽靈思為滿足100G系統(tǒng)需求擴(kuò)展其通信產(chǎn)品陣容

　　全球可編程平臺(tái)領(lǐng)導(dǎo)廠商賽靈思公司(Xilinx, Inc. (NASDAQ:XLNX))今日宣布其通信產(chǎn)品陣容的一項(xiàng)重要擴(kuò)展，旨在加快行業(yè)實(shí)施新數(shù)據(jù)包處理、交換和流量管理解決方案的速度，滿足呈指數(shù)級迅猛增長的高帶寬和卓越服務(wù)質(zhì)量(QoS)的需求。本次產(chǎn)品線擴(kuò)展包括收購業(yè)界領(lǐng)先供應(yīng)商Modelware，該公司是一家提供流量管理/數(shù)據(jù)包處理IP核與參考設(shè)計(jì)的全球領(lǐng)先供應(yīng)商，其產(chǎn)品能夠簡化系統(tǒng)開發(fā)，推動(dòng)擴(kuò)大支持10G、40G和100G或更高流量網(wǎng)絡(luò)應(yīng)用的差異化。
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基于FPGA雷達(dá)成像方位脈沖壓縮系統(tǒng)的設(shè)計(jì)

　　合成孔徑雷達(dá)成像算法中較為成熟和應(yīng)用廣泛的算法主要有距離-多普勒(R-D)算法和線性調(diào)頻變標(biāo)(CS)算法。R-D算法復(fù)雜度相對較低，運(yùn)算比較簡單，雖然其成像質(zhì)量并不高，但是相比對穩(wěn)定性、存儲(chǔ)空間、功耗與實(shí)時(shí)性要求都很高的實(shí)時(shí)SAR成像系統(tǒng)，其應(yīng)用十分廣泛。在整個(gè)有距離-多普勒(R-D)算法中方位脈沖壓縮系統(tǒng)是設(shè)計(jì)的關(guān)鍵。隨著FPGA芯片突飛猛進(jìn)的發(fā)展，實(shí)時(shí)雷達(dá)成像方位脈沖壓縮系統(tǒng)在FPGA上實(shí)現(xiàn)變成了可能。　　1 脈沖壓縮及方位脈沖壓縮系統(tǒng)的結(jié)構(gòu) 　　1．1 脈沖壓縮的基本原理　　實(shí)現(xiàn)脈沖壓
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用FPGA 嵌入式處理器實(shí)現(xiàn)高性能浮點(diǎn)元算

　　在采用數(shù)值處理技術(shù)創(chuàng)建嵌入式應(yīng)用時(shí)，通常以整數(shù)或定點(diǎn)表示法來確保算術(shù)運(yùn)算盡量簡單，這一點(diǎn)至關(guān)重要。因其不僅有助于使成本和功耗降至最低，而且還能盡可能地加速硬件部署。FPGA 非常適用于執(zhí)行定點(diǎn)運(yùn)算，并能在邏輯或基于軟件或硬件處理器的實(shí)施方案中創(chuàng)建高度并行的數(shù)據(jù)路徑解決方案。Virtex®-5 FPGA 產(chǎn)品系列中 FXT 系列的最新硬件處理器 Xilinx® PowerPC® 440 可提供超標(biāo)量功能，讓用戶能夠?qū)ζ骷幊?，使其以高達(dá) 550 MHz 的時(shí)鐘速率并行執(zhí)行一個(gè)或兩
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為什么嵌入式開發(fā)人員要使用FPGA？

　　在一個(gè)領(lǐng)域中，如果唯一不變的是變化，那么不需要對電子技術(shù)和設(shè)計(jì)方法的發(fā)展變化做多少回顧，就能見證到變化是如何使設(shè)計(jì)工程師能夠創(chuàng)建出下一代創(chuàng)新產(chǎn)品。微處理器得到大規(guī)模應(yīng)用后，價(jià)廉物美的新技術(shù)為基于軟件的革新性電子產(chǎn)品設(shè)計(jì)打開了大門，這就是一個(gè)很好的例子。簡言之，把設(shè)計(jì)的主要元素——在這兒是控制“智能”——轉(zhuǎn)入到軟領(lǐng)域后，設(shè)計(jì)工程師就可以在更短時(shí)間內(nèi)創(chuàng)建出更好、更智能、更廉價(jià)的產(chǎn)品。　　這個(gè)變化意味著嵌入式軟件開發(fā)人員是當(dāng)今定義電
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FPGA如何改變改變嵌入設(shè)計(jì)格局？

　　由于經(jīng)濟(jì)下滑損及開發(fā)預(yù)算減少，嵌入系統(tǒng)設(shè)計(jì)者正在轉(zhuǎn)向FPGA（現(xiàn)場可編程門陣列）技術(shù)，以縮減開發(fā)周期、對抗設(shè)備老化以及簡化產(chǎn)品升級。通過采用數(shù)量龐大且不斷增加的FPGA開發(fā)工具、可重用邏輯單元以及市售商用模塊，設(shè)計(jì)者可以構(gòu)思出高性能嵌入系統(tǒng)，并且能夠根據(jù)需求變化作重新配置，從而盡量減少對工程和制造的影響。過去，電路板設(shè)計(jì)者使用這些器件作系統(tǒng)元件之間的互連，但最新的高密度產(chǎn)品也可以替代一個(gè)典型嵌入項(xiàng)目中的處理器、內(nèi)存、定制邏輯及很多外設(shè)。盡管它有能力改變嵌入架構(gòu)，設(shè)計(jì)者仍應(yīng)分析性能、功率和成本局限，以確
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FAE講堂：如何加快處理器的正弦計(jì)算

　　有很多種算法可對單精度浮點(diǎn)數(shù)字的正弦值進(jìn)行計(jì)算，但添加硬件加速器是功能最為強(qiáng)大的方法之一。之所以得出這一結(jié)論，是因?yàn)榭蛻舻膽?yīng)用要求使用此類正弦計(jì)算，而我們又針對能夠提供良好、快速且高效的解決方案進(jìn)行了多種方案的探索。　　為了確定哪種實(shí)現(xiàn)方式最適合您的應(yīng)用，首先需要對代碼進(jìn)行分析，以查找哪種功能需要改進(jìn);其次，由于修改軟件比修改硬件更簡便、迅速，因而請檢查是否能通過修改軟件來實(shí)現(xiàn)您所需的高速度(有時(shí)可以)。但是如果您還需要更高的性能，那么請考慮在硬件中實(shí)現(xiàn)部分算法。在硬件加速的支持下，您可以輕松勝過
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FAE講堂：利用賽靈思FGPA實(shí)現(xiàn)降采樣FIR濾波器

　　過去半年有幾位客戶請我?guī)椭麄冊O(shè)計(jì)和實(shí)現(xiàn)數(shù)字下變頻器所用的降采樣(即“抽取”)濾波器，這種濾波器在軟件無線電與數(shù)據(jù)采集類應(yīng)用中都很常見。這項(xiàng)工作即便對于經(jīng)驗(yàn)豐富的設(shè)計(jì)師也不是一件小事。事實(shí)上，僅僅算出在FGPA中實(shí)現(xiàn)濾波器所需要的資源可能就是一個(gè)很大的問題。雖然MATLAB?(MathWorks 開發(fā))具有用于濾波器設(shè)計(jì)與分析 (FDA) 的絕妙工具箱，但是它提供太多濾波器設(shè)計(jì)方法，會(huì)讓新用戶無從下手。另外，您必須能夠根據(jù)DSP理論解釋MATLAB命令產(chǎn)生的結(jié)果，僅僅這
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FAE講堂：提升創(chuàng)造力的數(shù)字設(shè)計(jì)工具 FPGA Editor

　　工程師在設(shè)計(jì)過程中，經(jīng)常需要一定的創(chuàng)造力(你不妨稱之為數(shù)字管道膠帶)才能夠保證設(shè)計(jì)的順利完成。過去8年時(shí)間里，我曾經(jīng)目睹許多優(yōu)秀工程師利用這一方法出色地完成了許多工作，而他們采用的最主要工具就是 FPGA Editor。　　利用FPGA Editor，你可以察看完成的設(shè)計(jì)并確定是否在FPGA構(gòu)造一級真正實(shí)現(xiàn)了設(shè)計(jì)意圖 – 而這對于任何工程師或現(xiàn)場應(yīng)用工程師來說都是非常需要的。假設(shè)你拿到協(xié)作者的設(shè)計(jì)，需要對其進(jìn)行修改，但他們的 HDL源代碼非常難于理解，或者根本沒有任何注釋或文檔。也許你
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手把手課堂：擴(kuò)展PowerPC的復(fù)數(shù)運(yùn)算指令集

　　汽車多媒體系統(tǒng)面臨著嚴(yán)峻的技術(shù)挑戰(zhàn)：如何在漫長的整個(gè)產(chǎn)品壽命周期中實(shí)現(xiàn)系統(tǒng)的可升級性?轎車和卡車的壽命通常都在十年以上。這就使汽車多媒體系統(tǒng)難以跟上消費(fèi)電子產(chǎn)品和移動(dòng)通信標(biāo)準(zhǔn)迅速變化的步伐。在大多數(shù)情況下，只更新多媒體軟件是不夠的，甚至是不可能的。　　許多應(yīng)用，尤其是多媒體編解碼器，還需要提高計(jì)算性能。然而，為將來的使用而設(shè)計(jì)具有“后備”計(jì)算能力的系統(tǒng)，既不經(jīng)濟(jì)，在技術(shù)上也不可行，因?yàn)樵S多技術(shù)變化是根本無法預(yù)見的。　　一種解決方案是以某種方式隨軟件一起升級計(jì)算平臺(tái)，使系
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手把手課堂：簡單MicroBlaze微控制器的理念

　　嵌入式微控制器對復(fù)雜程度各異的多種應(yīng)用而言都很普遍。賽靈思 (Xilinx)自2000年以來始終致力于推出固化的（PowerPC® 405 和 PowerPC 440）以及基于構(gòu)造 (MicroBlaze™) 的嵌入式微處理器。MicroBlaze 的顯著優(yōu)勢在于能滿足復(fù)雜應(yīng)用的需求，有些情況下除了運(yùn)行簡單的通用應(yīng)用而外還能運(yùn)行操作系統(tǒng)。　　設(shè)計(jì)人員能夠在當(dāng)前所有的賽靈思架構(gòu)中實(shí)施 MicroBlaze 軟處理器，在不同產(chǎn)品系列間實(shí)現(xiàn)方便的轉(zhuǎn)換，獲得無與倫比的靈活性。但是，Mi
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在賽靈思FPGA設(shè)計(jì)中保留可重復(fù)結(jié)果

　　滿足設(shè)計(jì)的時(shí)序要求本身已非易事，而要實(shí)現(xiàn)某項(xiàng)設(shè)計(jì)的整體時(shí)序具有完全可重復(fù)性有時(shí)候卻是不可能的任務(wù)。幸運(yùn)的是，設(shè)計(jì)人員可以借助有助于實(shí)現(xiàn)可重復(fù)時(shí)序結(jié)果的設(shè)計(jì)流程概念。影響最大的四個(gè)方面分別是 HDL 設(shè)計(jì)實(shí)踐、綜合優(yōu)化、平面布局和實(shí)施方案。　　就獲得可重復(fù)結(jié)果而言，資源利用和頻率要求都很高的設(shè)計(jì)是最大的挑戰(zhàn)。它們也是可重復(fù)結(jié)果流程需求最高的設(shè)計(jì)。得到可重復(fù)結(jié)果的第一步是在 HDL設(shè)計(jì)階段運(yùn)用設(shè)計(jì)合理的實(shí)踐。遵循出色的分層邊界實(shí)踐有助于保持邏輯整體性，而這在設(shè)計(jì)變更時(shí)有助于保持可重復(fù)結(jié)果。一條不錯(cuò)的規(guī)
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基于賽靈思Virtex-5 FPGA的LTE仿真器實(shí)現(xiàn)

　　功能強(qiáng)大的可編程邏輯平臺(tái)使得Prisma Engineering公司能夠針對所有蜂窩網(wǎng)絡(luò)提供可重配置無線測試設(shè)備。長期演進(jìn)(LTE)是移動(dòng)寬帶的最3GPP標(biāo)準(zhǔn)，它打破了現(xiàn)有蜂窩網(wǎng)絡(luò)的固有模式。LTE與前代UMTS和GSM標(biāo)準(zhǔn)相比，除采用高頻譜效率的射頻技術(shù)外，其架構(gòu)還得到了大幅簡化。LTE系統(tǒng)的無線接入部分Node-B，是連接無線電和整個(gè)互聯(lián)網(wǎng)協(xié)議核心網(wǎng)絡(luò)之間的邊緣設(shè)備。這種架構(gòu)無法監(jiān)測和測試等效于UMTS中間鏈路上的元件。必須通過無線電接口，才能有效地測試LTE網(wǎng)絡(luò)元件。　　這正是Prisma
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以基于賽靈思 FPGA 的硬件加速技術(shù)打造高速系統(tǒng)

　　設(shè)計(jì)人員時(shí)常需要通過增加計(jì)算能力或額外輸入（或兩者）延長現(xiàn)有的嵌入式系統(tǒng)的壽命。而可編程系統(tǒng)平臺(tái)在這里大有用武之地。我們曾經(jīng)希望用安全網(wǎng)絡(luò)連接功能升級一套網(wǎng)絡(luò)可編程系統(tǒng)。安全網(wǎng)絡(luò)連接功能需要加密才能運(yùn)行安全外殼 (SSH)、傳輸層安全 (TLS)、安全套接層(SSL) 或虛擬專用網(wǎng) (VPN) 等協(xié)議。這種安全需求與把各種系統(tǒng)接入因特網(wǎng)的需求同步增長，例如，為了啟用遠(yuǎn)程管理與分布式控制系統(tǒng)。　　因該領(lǐng)域仍在發(fā)展并且標(biāo)準(zhǔn)尚未固定，因此成本主要取決于一次性工程費(fèi)用。所以，F(xiàn)PGA 技術(shù)能實(shí)現(xiàn)最高價(jià)值。
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賽靈思推出ISE 12.3設(shè)計(jì)套件，引入AMBA 4 AXI4 IP 核

　　ISE12.3增強(qiáng)PlanAhead 設(shè)計(jì)與分析控制臺(tái)，并進(jìn)一步優(yōu)化功耗，標(biāo)志著支持 AXI4 接口IP的推出，和即插即用FPGA 設(shè)計(jì)的實(shí)現(xiàn) 　　賽靈思公司（Xilinx, Inc. ）宣布推出 ISE® 12.3設(shè)計(jì)套件，這標(biāo)志著這個(gè)FPGA 行業(yè)領(lǐng)導(dǎo)者針對片上系統(tǒng)設(shè)計(jì)的互聯(lián)功能模塊，開始推出滿足AMBA® 4 AXI4 規(guī)范的IP核，以及用于提高生產(chǎn)力的 PlanAhead™ 設(shè)計(jì)和分析控制臺(tái)，同時(shí)還推出了用于降低了Spartan®-6 FPG
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手把手課堂:Xilinx FPGA設(shè)計(jì)時(shí)序約束指南

　　作為賽靈思用戶論壇的定期訪客，我注意到新用戶往往對時(shí)序收斂以及如何使用時(shí)序約束來達(dá)到時(shí)序收斂感到困惑。為幫助 FPGA設(shè)計(jì)新手實(shí)現(xiàn)時(shí)序收斂，讓我們來深入了解時(shí)序約束以及如何利用時(shí)序約束實(shí)現(xiàn)FPGA 設(shè)計(jì)的最優(yōu)結(jié)果。　　何為時(shí)序約束？　　為保證設(shè)計(jì)的成功，設(shè)計(jì)人員必須確保設(shè)計(jì)能在特定時(shí)限內(nèi)完成指定任務(wù)。要實(shí)現(xiàn)這個(gè)目的，我們可將時(shí)序約束應(yīng)用于連線中——從某 FPGA 元件到 FPGA 內(nèi)部或 FPGA 所在 PCB 上后續(xù)元件輸入的一條或多條路徑。　　在 FPGA 設(shè)計(jì)
關(guān)鍵字： Xilinx FPGA 設(shè)計(jì)時(shí)序