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硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)進(jìn)階之：task和function說(shuō)明語(yǔ)句的區(qū)別
- task和function說(shuō)明語(yǔ)句分別用來(lái)定義任務(wù)和函數(shù)。利用任務(wù)和函數(shù)可以把一個(gè)很大的程序模塊分解成許多較小的任務(wù)和函數(shù)便于理解和調(diào)試。輸入、輸出和總線信號(hào)的值可以傳入或傳出任務(wù)和函數(shù)。
- 關(guān)鍵字： VerilogHDL task function
verilog HDL基礎(chǔ)之：實(shí)例3 數(shù)字跑表
- 本節(jié)通過(guò)Verilog HDL語(yǔ)言編寫(xiě)一個(gè)具有“百分秒、秒、分”計(jì)時(shí)功能的數(shù)字跑表，可以實(shí)現(xiàn)一個(gè)小時(shí)以內(nèi)精確至百分之一秒的計(jì)時(shí)。數(shù)字跑表的顯示可以通過(guò)編寫(xiě)數(shù)碼管顯示程序來(lái)實(shí)現(xiàn)，本實(shí)例只給出數(shù)字跑表的實(shí)現(xiàn)過(guò)程。讀者還可以通過(guò)增加小時(shí)的計(jì)時(shí)功能，實(shí)現(xiàn)完整的跑表功能。
- 關(guān)鍵字： VerilogHDL 計(jì)數(shù)器 華清遠(yuǎn)見(jiàn) 數(shù)字跑表
Verilog HDL基礎(chǔ)之：時(shí)序邏輯電路
- 在Verilog HDL語(yǔ)言中，時(shí)序邏輯電路使用always語(yǔ)句塊來(lái)實(shí)現(xiàn)。
- 關(guān)鍵字： VerilogHDL 華清遠(yuǎn)見(jiàn) 時(shí)序邏輯電路 D觸發(fā)器
Verilog HDL基礎(chǔ)之：Verilog HDL語(yǔ)言簡(jiǎn)介
- Verilog HDL是硬件描述語(yǔ)言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。它允許設(shè)計(jì)者用它來(lái)進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語(yǔ)言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng)的。
- 關(guān)鍵字： VerilogHDL VHDL Verilog-XL 華清遠(yuǎn)見(jiàn)
Verilog HDL基礎(chǔ)之：賦值語(yǔ)句和塊語(yǔ)句
- 在Verilog HDL語(yǔ)言中，信號(hào)有兩種賦值方式：非阻塞賦值方式和阻塞賦值方式。塊語(yǔ)句通常用來(lái)將兩條或多條語(yǔ)句組合在一起，使其在格式上看更像一條語(yǔ)句。塊語(yǔ)句有兩種：一種是begin_end語(yǔ)句，通常用來(lái)標(biāo)識(shí)順序執(zhí)行的語(yǔ)句，用它來(lái)標(biāo)識(shí)的塊稱為順序塊；另一種是fork_join語(yǔ)句，通常用來(lái)標(biāo)識(shí)并行執(zhí)行的語(yǔ)句。
- 關(guān)鍵字： VerilogHDL 華清遠(yuǎn)見(jiàn) 賦值語(yǔ)句 塊語(yǔ)句 阻塞賦值
Verilog HDL基礎(chǔ)之：數(shù)據(jù)類型和運(yùn)算符
- Verilog HDL中總共有19種數(shù)據(jù)類型，數(shù)據(jù)類型是用來(lái)表示數(shù)字電路硬件中的數(shù)據(jù)儲(chǔ)存和傳送元素的。在本書(shū)中，我們先只介紹4個(gè)最基本的數(shù)據(jù)類型，它們分別是：reg型，wire型，integer型和parameter型。
- 關(guān)鍵字： VerilogHDL 華清遠(yuǎn)見(jiàn) 數(shù)據(jù)類型 運(yùn)算符 網(wǎng)絡(luò)類型變量
Verilog HDL基礎(chǔ)之：實(shí)例5 交通燈控制器
- 本實(shí)例通過(guò)Verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)簡(jiǎn)易的交通等控制器，實(shí)現(xiàn)一個(gè)具有兩個(gè)方向、共8個(gè)燈并具有時(shí)間倒計(jì)時(shí)功能的交通燈功能。
- 關(guān)鍵字： VerilogHDL 華清遠(yuǎn)見(jiàn) FPGA 交通燈控制器
Verilog HDL基礎(chǔ)之：程序基本結(jié)構(gòu)
- Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言，也是一種結(jié)構(gòu)描述的語(yǔ)言。也就是說(shuō)，既可以用電路的功能描述，也可以用元器件和它們之間的連接來(lái)建立所設(shè)計(jì)電路的Verilog HDL模型。
- 關(guān)鍵字： VerilogHDL 數(shù)字邏輯電路 華清遠(yuǎn)見(jiàn)
Verilog HDL基礎(chǔ)之：實(shí)例4 PS/2接口控制
- 本實(shí)例通過(guò)Verilog編程實(shí)現(xiàn)在紅色颶風(fēng)II代Xilinx開(kāi)發(fā)板上面實(shí)現(xiàn)對(duì)鍵盤(pán)、LCD、RS-232等接口或者器件進(jìn)行控制，將有鍵盤(pán)輸入的數(shù)據(jù)在LCD上面顯示出來(lái)，或者通過(guò)RS-232在PC機(jī)上的超級(jí)終端上顯示出來(lái)。
- 關(guān)鍵字： VerilogHDL 華清遠(yuǎn)見(jiàn)
Verilog HDL基礎(chǔ)之：程序設(shè)計(jì)經(jīng)驗(yàn)（獨(dú)家）
- 對(duì)于Verilog HDL的初學(xué)者，經(jīng)常會(huì)對(duì)語(yǔ)法中的幾個(gè)容易混淆的地方產(chǎn)生困惑。本文列出幾個(gè)常見(jiàn)問(wèn)題和解決它們的小竅門(mén)。
- 關(guān)鍵字： VerilogHDL 華清遠(yuǎn)見(jiàn)
Verilog HDL基礎(chǔ)之：與C語(yǔ)言的區(qū)別與聯(lián)系（獨(dú)家）
- Verilog HDL基礎(chǔ)之：與C語(yǔ)言的區(qū)別與聯(lián)系。C語(yǔ)言很靈活，查錯(cuò)功能強(qiáng)，還可以通過(guò)PLI（編程語(yǔ)言接口）編寫(xiě)自己的系統(tǒng)任務(wù)直接與硬件仿真器（如Verilog-XL）結(jié)合使用。C語(yǔ)言是目前世界上應(yīng)用最為廣泛的一種編程語(yǔ)言，因而C程序的設(shè)計(jì)環(huán)境比Verilog HDL更完整。
- 關(guān)鍵字： VerilogHDL 華清遠(yuǎn)見(jiàn) C語(yǔ)言
Verilog HDL基礎(chǔ)之：組合邏輯電路的實(shí)現(xiàn)(原創(chuàng))
- Verilog HDL基礎(chǔ)之：組合邏輯電路的實(shí)現(xiàn)。數(shù)字邏輯電路分為兩種，分別是組合邏輯與時(shí)序邏輯。組合邏輯：輸出只是當(dāng)前輸入邏輯電平的函數(shù)（有延時(shí)），與電路的原始狀態(tài)無(wú)關(guān)的邏輯電路。時(shí)序邏輯：輸出不只是當(dāng)前輸入的邏輯電平的函數(shù)，還與電路目前所處的狀態(tài)有關(guān)。
- 關(guān)鍵字： VerilogHDL 華清遠(yuǎn)見(jiàn) 數(shù)字邏輯電路
Verilog HDL基礎(chǔ)之：條件語(yǔ)句
- Verilog HDL基礎(chǔ)之if語(yǔ)句是用來(lái)判定所給定的條件是否滿足，根據(jù)判定的結(jié)果（真或假）決定執(zhí)行給出的兩種操作之一。Verilog HDL語(yǔ)言提供了3種形式的if語(yǔ)句。case語(yǔ)句是一種多分支選擇語(yǔ)句，if語(yǔ)句只有兩個(gè)分支可供選擇，而實(shí)際問(wèn)題中常常需要用到多分支選擇。Verilog語(yǔ)言提供的case語(yǔ)句直接處理多分支選擇。
- 關(guān)鍵字： VerilogHDL 華清遠(yuǎn)見(jiàn)
Verilog HDL基礎(chǔ)之：其他常用語(yǔ)句
- Verilog HDL常用的其他語(yǔ)句有：循環(huán)語(yǔ)句、結(jié)構(gòu)說(shuō)明語(yǔ)句等。
- 關(guān)鍵字： VerilogHDL 華清遠(yuǎn)見(jiàn)
基于Verilog狀態(tài)機(jī)的PLC背板總線協(xié)議接口芯片設(shè)計(jì)
- 設(shè)計(jì)了一組基于CPLD的PLC背板總線協(xié)議接口芯片，協(xié)議芯片可以區(qū)分PLC的背板總線的周期性數(shù)據(jù)和非周期性數(shù)據(jù)。詳細(xì)介紹了通過(guò)Verilog HDL語(yǔ)言設(shè)計(jì)狀態(tài)機(jī)、協(xié)議幀控制器、FIFO控制器的過(guò)程，25MHz下背板總線工作穩(wěn)定的試驗(yàn)結(jié)果驗(yàn)證了協(xié)議芯片設(shè)計(jì)的可行性。
- 關(guān)鍵字： VerilogHDL PLC背板 CPLD
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