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實(shí)驗(yàn)22 4位串行累加器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗(yàn)了解累加器的意義及原理方法（3）掌握使用Verilog HDL語(yǔ)言基于FPGA實(shí)現(xiàn)累加器的原理及實(shí)現(xiàn)方法實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個(gè)4位串行累加器，電路原理框圖如圖所示，在開(kāi)關(guān)K處設(shè)置串行輸入數(shù)據(jù)，在CP端輸入8個(gè)脈沖，將完成一次，兩個(gè)四位串行數(shù)據(jù)的相加，結(jié)果存D-A中。實(shí)驗(yàn)原理根據(jù)上述電路框圖，可以分割系統(tǒng)任務(wù)。累加器是一個(gè)具有特殊功能的二進(jìn)制寄存器，可以存放計(jì)算產(chǎn)生的中間結(jié)果，省去了計(jì)算單元的讀取操作，能加快計(jì)算單
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實(shí)驗(yàn)21：智力競(jìng)賽搶答器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗(yàn)理解和掌握搶答器原理；（3）學(xué)習(xí)用Verilog HDL描述方法描述搶答器。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個(gè)智力競(jìng)賽搶答器，帶復(fù)位和主持人控制功能。一共4組選手，用開(kāi)關(guān)k1,k2,k3,k4表示主持人復(fù)位開(kāi)始搶答，獲得搶答的選手顯示對(duì)應(yīng)led，答題時(shí)間超過(guò)30秒報(bào)警每位選手初始分?jǐn)?shù)5分（RESET復(fù)位），主持人控制加分減分按鍵，每次增加或減少1分（最多9分），答題選手分?jǐn)?shù)顯示在數(shù)碼管實(shí)驗(yàn)原理根據(jù)搶答器的功能，
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實(shí)驗(yàn)20：步進(jìn)電機(jī)2

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗(yàn)理解和掌握步進(jìn)電機(jī)技術(shù)與實(shí)現(xiàn)方法；（3）學(xué)習(xí)用Verilog HDL行為描述方法描述步進(jìn)電機(jī)。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)設(shè)計(jì)一個(gè)步進(jìn)電機(jī)運(yùn)行控制電路，A、B、C、D分別表示步進(jìn)電機(jī)的四相繞組，步進(jìn)電機(jī)按四相四拍的方式運(yùn)行。如要求電機(jī)正傳時(shí)，控制端T＝1，電機(jī)的四相繞組的通電順序?yàn)锳C—DA—BD—CB—AC……如要求電機(jī)反傳時(shí)，控制端T＝0，電機(jī)的四相繞組的通電順序?yàn)锳C—CB—BD—DA—AC……。實(shí)驗(yàn)原理為了
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FPGA 江湖，山雨欲來(lái)

前不久，英特爾通過(guò)官網(wǎng)宣布將負(fù)責(zé)開(kāi)發(fā)英特爾的 Agilex、Stratix 和其他 FPGA 產(chǎn)品的可編程解決方案部門(mén)（PSG）剝離，作為獨(dú)立業(yè)務(wù)運(yùn)營(yíng)，目標(biāo)是在兩到三年后 IPO 中出售部分業(yè)務(wù)。當(dāng)英特爾正式宣布分拆 FPGA 業(yè)務(wù)時(shí)，F(xiàn)PGA 江湖的風(fēng)又開(kāi)始飛揚(yáng)。FPGA 江湖之爭(zhēng)FPGA 起源FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）是可重構(gòu)的計(jì)算機(jī)芯片，可以通過(guò)編程實(shí)現(xiàn)任何數(shù)字硬件電路。FPGA 可以在制造后重新編程以模擬數(shù)字電路，非常適合在批量生產(chǎn)前制作新功能的原型，或者服務(wù)于對(duì)于定制芯片來(lái)說(shuō)不經(jīng)濟(jì)的罕見(jiàn)用例。
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實(shí)驗(yàn)19：步進(jìn)電機(jī)1

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗(yàn)理解和掌握步進(jìn)電機(jī)的原理和設(shè)計(jì)方法；（3）學(xué)習(xí)用Verilog HDL描述一個(gè)步進(jìn)電機(jī)電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)控制四相繞組的步進(jìn)電機(jī)電機(jī)正轉(zhuǎn)、反轉(zhuǎn)、停止的控制電路。要求如下：電機(jī)運(yùn)轉(zhuǎn)規(guī)律為：正轉(zhuǎn)30s→停10s→反轉(zhuǎn)30s→停10s→正轉(zhuǎn)30s……實(shí)驗(yàn)原理步進(jìn)電機(jī)是將電脈沖信號(hào)轉(zhuǎn)變?yōu)榻俏灰苹蚓€位移的開(kāi)環(huán)控制元步進(jìn)電機(jī)件。當(dāng)電流流過(guò)定子繞組時(shí)，定子繞組產(chǎn)生一矢量磁場(chǎng)。該磁場(chǎng)會(huì)帶動(dòng)轉(zhuǎn)子旋轉(zhuǎn)一角度，使得轉(zhuǎn)
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實(shí)驗(yàn)18：秒表計(jì)數(shù)器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗(yàn)理解和掌握計(jì)數(shù)器原理；（3）掌握用Verilog HDL數(shù)據(jù)流和行為級(jí)描述寄存器單元的方法。實(shí)驗(yàn)任務(wù)設(shè)計(jì)簡(jiǎn)單秒表(60進(jìn)制），并要求帶啟動(dòng)、復(fù)位、暫停功能。實(shí)驗(yàn)原理如下所示，秒表（60進(jìn)制）即顯示從00到59循環(huán)跳轉(zhuǎn)計(jì)數(shù)。并且通過(guò)開(kāi)關(guān)設(shè)置，達(dá)到復(fù)位至00，任意時(shí)刻暫停和啟動(dòng)的功能。我們通過(guò)將開(kāi)發(fā)板的12M晶振分頻（參考分頻程序）出1Hz的計(jì)時(shí)頻率，實(shí)現(xiàn)秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號(hào)計(jì)時(shí)。通過(guò)
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實(shí)驗(yàn)17：分頻器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗(yàn)理解和掌握分頻器原理；（3）學(xué)習(xí)用Verilog HDL行為級(jí)描述時(shí)序邏輯電路。實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個(gè)任意整數(shù)分頻器。實(shí)驗(yàn)原理時(shí)鐘信號(hào)的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現(xiàn)各種時(shí)鐘的分頻和倍頻設(shè)計(jì)，但是通過(guò)語(yǔ)言設(shè)計(jì)進(jìn)行時(shí)鐘分頻是最基本的訓(xùn)練，在對(duì)時(shí)鐘要求不高的設(shè)計(jì)時(shí)也能節(jié)省鎖相環(huán)資源。在本實(shí)驗(yàn)中我們將實(shí)現(xiàn)任意整數(shù)的分頻器，分頻
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實(shí)驗(yàn)16：扭環(huán)形計(jì)數(shù)器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗(yàn)理解和掌握扭環(huán)形計(jì)數(shù)器原理；（3）學(xué)習(xí)用Verilog HDL行為級(jí)描述時(shí)序邏輯電路。實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個(gè)右移扭環(huán)形計(jì)數(shù)器。實(shí)驗(yàn)原理將移位寄存器的輸出非q0連接到觸發(fā)器q3的輸入，這樣就構(gòu)成了一個(gè)扭環(huán)形計(jì)數(shù)器。初始化復(fù)位時(shí)，給q0一個(gè)初值0000，則在循環(huán)過(guò)程中依次為：000010001100111011110111001100010000。Verilog HDL建模描述用行為級(jí)描述右移扭環(huán)形計(jì)數(shù)器程序清單tw
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我國(guó)研制出首顆支持片上學(xué)習(xí)憶阻器存算一體芯片

近期，清華大學(xué)集成電路學(xué)院團(tuán)隊(duì)研制出全球首顆全系統(tǒng)集成的、支持高效片上學(xué)習(xí)的憶阻器存算一體芯片。據(jù)清華大學(xué)官微消息，近期，清華大學(xué)集成電路學(xué)院教授吳華強(qiáng)、副教授高濱團(tuán)隊(duì)基于存算一體計(jì)算范式，研制出全球首顆全系統(tǒng)集成的、支持高效片上學(xué)習(xí)的憶阻器存算一體芯片，在支持片上學(xué)習(xí)的憶阻器存算一體芯片領(lǐng)域取得重大突破，有望促進(jìn)人工智能、自動(dòng)駕駛可穿戴設(shè)備等領(lǐng)域發(fā)展。相關(guān)成果發(fā)表于最新一期的《科學(xué)》（Science）。相同任務(wù)下，該芯片實(shí)現(xiàn)片上學(xué)習(xí)的能耗僅為先進(jìn)工藝下專用集成電路（ASIC）系統(tǒng)的1/35，同時(shí)有望實(shí)現(xiàn)
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用FPGA構(gòu)建邊緣AI推理應(yīng)用很難？這樣做，變簡(jiǎn)單！

對(duì)于希望在邊緣的推理處理器上實(shí)施人工智能 (AI) 算法的設(shè)計(jì)人員來(lái)說(shuō)，他們正不斷面臨著降低功耗并縮短開(kāi)發(fā)時(shí)間的壓力，即使在處理需求不斷增加的情況下也是如此。現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA) 為實(shí)施邊緣AI所需的神經(jīng)網(wǎng)絡(luò) (NN) 推理引擎提供了特別有效的速度和效率效率組合。然而，對(duì)于不熟悉 FPGA 的開(kāi)發(fā)人員來(lái)說(shuō)，傳統(tǒng)FPGA的開(kāi)發(fā)方法可能相當(dāng)復(fù)雜，往往導(dǎo)致他們?nèi)ミx擇不太理想的解決方案。本文將介紹來(lái)自Microchip Technology的一種比較簡(jiǎn)單的方法。通過(guò)這種方法，開(kāi)發(fā)人員可以使用FPGA和軟
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實(shí)驗(yàn)15：環(huán)形計(jì)數(shù)器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗(yàn)理解和掌握環(huán)形計(jì)數(shù)器原理；（3）學(xué)習(xí)用Verilog HDL行為級(jí)描述時(shí)序邏輯電路。實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個(gè)4位右循環(huán)一個(gè)1的環(huán)形計(jì)數(shù)器。實(shí)驗(yàn)原理將移位寄存器的輸出q0連接到觸發(fā)器q3的輸入，并且在這4個(gè)觸發(fā)器中只有一個(gè)輸出為1，另外3個(gè)為0，這樣就構(gòu)成了一個(gè)環(huán)形計(jì)數(shù)器。初始化復(fù)位時(shí)，給q0一個(gè)置位信號(hào)，則唯一的1將在環(huán)形計(jì)數(shù)器中循環(huán)移位，每4個(gè)時(shí)鐘同期輸出一個(gè)高電平脈沖。Verilog HDL建模描述用行為級(jí)描述
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實(shí)驗(yàn)14：移位寄存器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗(yàn)理解和掌握移位寄存器原理；（3）學(xué)習(xí)用Verilog HDL行為級(jí)描述時(shí)序邏輯電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個(gè)7位右移并行輸入、串行輸出的移位寄存器。實(shí)驗(yàn)原理如果將多個(gè)觸發(fā)器級(jí)聯(lián)就構(gòu)成一個(gè)多位的移位寄存器，如下圖所示，是以4位移位寄存器為例的邏輯電路圖，其中的LD/SHIFT是一個(gè)置數(shù)/移位控制信號(hào)。當(dāng)LD/SHIFT為1時(shí)，在CP作用下，從輸入端A、B、C、D并行接收數(shù)據(jù)；當(dāng)LD/SHIFT為0時(shí)，在
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實(shí)驗(yàn)13：JK觸發(fā)器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗(yàn)理解和掌握J(rèn)K觸發(fā)器原理；（3）學(xué)習(xí)用Verilog HDL語(yǔ)言行為機(jī)描述方法描述JK觸發(fā)器電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個(gè)JK觸發(fā)器實(shí)驗(yàn)原理帶使能端RS鎖存器的輸入端R=S=1時(shí)，鎖存器的次態(tài)不確定，這一因素限制了其應(yīng)用。為了解決這個(gè)問(wèn)題，根據(jù)雙穩(wěn)態(tài)元件兩個(gè)輸出端互補(bǔ)的特點(diǎn)，用Q和非Q反饋控制輸入信號(hào)，并用J代替S,用K代替R,構(gòu)成了J-K鎖存器。Verilog HDL建模描述用行為級(jí)描述實(shí)現(xiàn)的帶異步
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實(shí)驗(yàn)12：邊沿觸發(fā)的D觸發(fā)器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗(yàn)理解和掌握D觸發(fā)器原理；（3）學(xué)習(xí)用Verilog HDL語(yǔ)言行為機(jī)描述方法描述D觸發(fā)器電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是描述一個(gè)帶有邊沿觸發(fā)的同步D觸發(fā)器電路，并通過(guò)STEP FPGA開(kāi)發(fā)板的12MHz晶振作為觸發(fā)器時(shí)鐘信號(hào)clk，撥碼開(kāi)關(guān)的狀態(tài)作為觸發(fā)器輸入信號(hào)d，觸發(fā)器的輸出信號(hào)q和~q，用來(lái)分別驅(qū)動(dòng)開(kāi)發(fā)板上的LED，在clk上升沿的驅(qū)動(dòng)下，當(dāng)撥碼開(kāi)關(guān)狀態(tài)變化時(shí)LED狀態(tài)發(fā)生相應(yīng)變化。實(shí)驗(yàn)原理從D觸發(fā)器的特
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實(shí)驗(yàn)11：RS觸發(fā)器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗(yàn)理解和掌握RS觸發(fā)器原理；（3）學(xué)習(xí)用Verilog HDL語(yǔ)言行為級(jí)描述方法描述RS觸發(fā)器電路。實(shí)驗(yàn)任務(wù)本實(shí)驗(yàn)的任務(wù)是描述一個(gè)RS觸發(fā)器電路，并通過(guò)STEP FPGA開(kāi)發(fā)板的12MHz晶振作為觸發(fā)器時(shí)鐘信號(hào)clk，撥碼開(kāi)關(guān)的狀態(tài)作為觸發(fā)器輸入信號(hào)S,R，觸發(fā)器的輸出信號(hào)Q和非Q，用來(lái)分別驅(qū)動(dòng)開(kāi)發(fā)板上的LED，在clk上升沿的驅(qū)動(dòng)下，當(dāng)撥碼開(kāi)關(guān)狀態(tài)變化時(shí)LED狀態(tài)發(fā)生相應(yīng)變化。實(shí)驗(yàn)原理基本RS觸發(fā)器可以由兩
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