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面向FPGA應(yīng)用的電源設(shè)計
- 近幾年，F(xiàn)PGA 產(chǎn)業(yè)迅速擴(kuò)張，有越來越多的工程師從事著與 FPGA 相關(guān)的設(shè)計和研發(fā)工作。作為任何一款產(chǎn)品都不可或缺的電源，也面臨來自FPGA應(yīng)用的要求和挑戰(zhàn)。一方面是需求的增多，另一方面的技術(shù)指標(biāo)要求的不斷提升，如何幫助工程師輕松完成FPGA產(chǎn)品的電源設(shè)計，讓他們得以將更多的精力投入到核心部分的設(shè)計中，從而縮短設(shè)計周期，成了每個電源廠商要面對的問題。為此，筆者采訪了來自優(yōu)質(zhì)電源產(chǎn)品供應(yīng)商凌力爾特公司的DC/DC μModule 產(chǎn)品市場經(jīng)理Afshin Odabaee，來聽一聽他對面向FPGA應(yīng)用的電
- 關(guān)鍵字： 靜態(tài)電流 散熱 FPGA
基于EDA技術(shù)的FPGA設(shè)計
- 對傳統(tǒng)電子系統(tǒng)設(shè)計方法與現(xiàn)代電子系統(tǒng)設(shè)計方法進(jìn)行了比較，引出了基于EDA技術(shù)的現(xiàn)場可編程門陣列（FPGA）電路，提出現(xiàn)場可編程門陣列（FPGA）是近年來迅速發(fā)展的大規(guī)?？删幊虒Ｓ眉呻娐罚ˋSIC），在數(shù)字系統(tǒng)設(shè)計和控制電路中越來越受到重視。介紹了這種電路的基本結(jié)構(gòu)、性能特點(diǎn)、應(yīng)用領(lǐng)域及使用中的注意事項。對基于EDA技術(shù)的FPGA進(jìn)行了展望。指出EDA技術(shù)將是未來電子產(chǎn)品設(shè)計技術(shù)發(fā)展的主要方向。
- 關(guān)鍵字： 自動化設(shè)計 EDA FPGA
實時圖像小波無損壓縮系統(tǒng)的FPGA實現(xiàn)
- 將Altera 公司的DE2 多媒體開發(fā)平臺與Terasic 公司的D5M 數(shù)碼相機(jī)開發(fā)套件相結(jié)合，設(shè)計了一套基于小波無損壓縮的實時圖像處理系統(tǒng)。系統(tǒng)采用便于可編程邏輯器件靈活實現(xiàn)的二維整數(shù)5 /3 提升小波變換實現(xiàn)壓縮。為保證圖像的無損壓縮，對邊界數(shù)據(jù)進(jìn)行對稱周期延拓處理。并針對實時處理過程中的大容量數(shù)據(jù)流的存儲問題，應(yīng)用片外存儲資源保存采集和處理過程中的圖像數(shù)據(jù)，有效地降低了片上存儲資源的消耗。測試結(jié)果表明: 系統(tǒng)滿足實時圖像采集、預(yù)處理及無損壓縮的要求。
- 關(guān)鍵字： 圖像處理 無損壓縮 FPGA
基于FPGA的H.264幀內(nèi)預(yù)測模塊設(shè)計
- 提出一種能實時處理的H.264/AVC幀內(nèi)預(yù)測硬件結(jié)構(gòu)。通過對H.264/AVC各個預(yù)測模式的分析，設(shè)計了一個通用運(yùn)算單元，提高了硬件資源的可重用性。采用4個并行運(yùn)算單元計算預(yù)測值，對運(yùn)算比較復(fù)雜的plane模式預(yù)處理，并設(shè)計模式預(yù)測器，加快了系統(tǒng)處理速度。硬件電路結(jié)構(gòu)已通過RTL級仿真及綜合，并在Altera公司的Cyclone II FPGA平臺上進(jìn)行了驗證和測試。
- 關(guān)鍵字： H.264幀內(nèi)預(yù)測 視頻解碼器 FPGA
基于FPGA/Nios-Ⅱ的矩陣運(yùn)算硬件加速器設(shè)計
- 針對復(fù)雜算法中矩陣運(yùn)算量大,計算復(fù)雜,耗時多,制約算法在線計算性能的問題,從硬件實現(xiàn)角度,研究基于FPGA/Nios-Ⅱ的矩陣運(yùn)算硬件加速器設(shè)計,實現(xiàn)矩陣并行計算。首先根據(jù)矩陣運(yùn)算的算法分析,設(shè)計了矩陣并行計算的硬件實現(xiàn)結(jié)構(gòu),并在Modelsim中進(jìn)行功能模塊的仿真,然后將功能模塊集成一個自定制組件,并通過Avalon總線與NiosⅡ主處理器通信,作為硬件加速器。最后在FPGA芯片中構(gòu)建SoPC系統(tǒng),并在Altera DE3開發(fā)板中進(jìn)行矩陣實時計算測試。測試結(jié)果驗證了基于FPGA/Nios-Ⅱ矩陣運(yùn)算硬件
- 關(guān)鍵字： 硬件加速器 矩陣運(yùn)算 FPGA
TD-LTE綜合測試儀表關(guān)鍵模塊的研究與實現(xiàn)
- 在對OFDM調(diào)制以及FPGA、DSP、中頻接口進(jìn)行深入研究的基礎(chǔ)上，提出了一種TD-LTE系統(tǒng)中下行鏈路基帶信號發(fā)送的實現(xiàn)方案，在系統(tǒng)的設(shè)計思路和硬件資源上進(jìn)行了優(yōu)化。在實際的硬件環(huán)境下，通過大量測試，驗證了該方案的可行性和有效性。
- 關(guān)鍵字： TD-LTE 基帶信號發(fā)送 FPGA
基于FPGA的腦機(jī)接口實時系統(tǒng)
- 給出了以FPGA為核心，實現(xiàn)基于瞬態(tài)視覺誘發(fā)電位的腦機(jī)接口實時系統(tǒng)的方案。該方案包括腦電采集電路、基于FPGA的VGA視覺刺激器和FPGA開發(fā)板三部分。用FPGA取代計算機(jī)，作為腦機(jī)接口的控制和信息處理器。利用VHDL編程，在FPGA中實時處理采集的腦電信號，提取并識別瞬態(tài)視覺誘發(fā)電位信號，轉(zhuǎn)換為控制命令，反饋給視覺刺激器。實驗結(jié)果表明，本方案可以有效地實現(xiàn)腦機(jī)接口實時系統(tǒng)，并達(dá)到較高的正確率和通信速度。
- 關(guān)鍵字： 腦機(jī)接口 VGA視覺刺激器 FPGA
獨(dú)立分量分析中NLPCA-RLS算法IP核的設(shè)計
- 為解決實時性盲信號分離的問題,基于獨(dú)立分量分析的模型,設(shè)計出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder對算法中用到的乘法器、查找表、狀態(tài)機(jī)等進(jìn)行建模,通過Quartus II綜合后在Altera FPGA器件中進(jìn)行硬件仿真。仿真實驗分別采用人工生成的周期信號和真實的語音信號進(jìn)行驗證。實驗結(jié)果表明,該IP核能很好的完成瞬時混合模型中盲信號的分離,具有很強(qiáng)的實用性。
- 關(guān)鍵字： DSPBuilder IP核 FPGA
基于FPGA具有自適應(yīng)功能的數(shù)據(jù)采集系統(tǒng)設(shè)計
- 為了滿足工業(yè)上數(shù)據(jù)采集的自適應(yīng)需要,本文采用FPGA設(shè)計實現(xiàn)了高速數(shù)據(jù)采集,整個系統(tǒng)分為高速數(shù)據(jù)采集模塊、數(shù)據(jù)緩沖模塊、數(shù)據(jù)存儲模塊。其中數(shù)據(jù)采集模塊對濾波放大后的輸入信號進(jìn)行采樣,采樣率可調(diào);數(shù)據(jù)緩沖模塊負(fù)責(zé)對采樣得到的數(shù)據(jù)進(jìn)行緩存:數(shù)據(jù)存儲模塊負(fù)責(zé)將緩存后的數(shù)據(jù)傳輸至存儲器進(jìn)行存儲。使用Quartus Ⅱ仿真工具對各子模塊功能進(jìn)行了時序仿真,最后介紹了本設(shè)計中制作的兩塊電路板并加以調(diào)試,測試結(jié)果表明本設(shè)計滿足系統(tǒng)指標(biāo)。
- 關(guān)鍵字： 自適應(yīng) 程控放大器 FPGA
大規(guī)模FPGA設(shè)計中的C/C++解決方案
- systemC和Handle-C，它們相應(yīng)的開發(fā)系統(tǒng)為：CoCentric System Stadio和Celoxica DK1。這兩種語言都是在C/C＋＋的基礎(chǔ)上根據(jù)硬件設(shè)計的需求加以改進(jìn)和擴(kuò)充，用戶可以在它們的開發(fā)環(huán)境編輯代碼，調(diào)用庫文件，甚至可以引進(jìn)HDL程序，并進(jìn)行仿真，最終生成網(wǎng)表文件，放到FPGA中執(zhí)行。
- 關(guān)鍵字： EDA技術(shù) C語言 FPGA
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