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Cadence：中國IC設計發(fā)展機遇“千載難逢”
- 在經歷了去年廣受矚目的收購風波之后，很長一段時間人們都對Cadence的前途感到憂心忡忡。而在Michael Fister黯然離職后，這種擔心被進一步的放大了。不過，目前看來這種擔心似乎是多慮了——Cadence亞太區(qū)總裁兼全球副總裁居龍不久前表示，其所屬的這家公司目前財務狀況良好。在歲末年初之時，他用一個“變”字來概括Cadence在2008年的表現(xiàn)。并表示新年Caden
- 關鍵字： Cadence IC 數(shù)?；旌?/a> 低功耗
Cadence推出全新的指標驅動型驗證方法學和解決方案
- Cadence設計系統(tǒng)公司宣布對其企業(yè)級驗證解決方案進行大幅度改良，這項舉措將會幫助項目與計劃負責人更好地管理復雜的驗證項目，從規(guī)格到閉合的整個過程都會有更高的透明度。通過這些改良，項目經理可以更為輕松地創(chuàng)建驗證計劃，提高其所管理項目指標的范圍與可調整性，并獨有地結合形式驗證、測試環(huán)境模擬與驗證加速指標，以便于綜合驗證流程管理。這些新能力可以創(chuàng)造出更高質量的產品、更有效率的多專家驗證團隊，并提高項目可預測性。 人們通常采用的融合驅動型驗證（CDV）方法學，如開放式驗證方法學（OVM）和e 復用方
- 關鍵字： Cadence 測試 OVM eRM 嵌入式軟件
CADENCE推出面向半導體設計的SaaS解決方案
- Cadence設計系統(tǒng)公司宣布推出為半導體設計而準備的服務式軟件（SaaS）。這些通過實際制造驗證的、隨時可用的設計環(huán)境，可以通過互聯(lián)網訪問，讓設計團隊可以迅速提高生產力，并降低風險和成本。Cadence Hosted Design Solutions可用于定制IC設計、邏輯設計、物理設計、高級低功耗、功能驗證和數(shù)字實現(xiàn)。 Cadence Hosted Design Solutions通過提供集成的EDA軟件套件以及相關的IT基礎架構、計算、存儲與安全網絡功能，帶來了一個完整的解決方案堆棧。&q
- 關鍵字： Cadence 半導體 SaaS IC設計
Cadence推出芯片封裝設計軟件SPB 16.2版本
- Cadence設計系統(tǒng)公司近日發(fā)布了SPB 16.2版本，全力解決電流與新出現(xiàn)的芯片封裝設計問題。這次的最新版本提供了高級IC封裝/系統(tǒng)級封裝（SiP）小型化、設計周期縮減和DFM驅動設計，以及一個全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數(shù)字、模擬、RF和混合信號IC封裝設計師的效率。 設計團隊將會看到，新規(guī)則和約束導向型自動化能力的推出，解決了高密度互連（HDI）襯底制造的設計方法學問題，而這對于小型化和提高功能密度來說是一個重要的促進因素，因而得以使總
- 關鍵字： Cadence SPB 芯片封裝 SiP
Cadence推出C-to-Silicon Compiler
- 加州圣荷塞，2008年7月15日——全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產品，能夠讓設計師在創(chuàng)建和復用系統(tǒng)級芯片IP的過程中，將生產力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種
- 關鍵字： Cadence SoC C-to-Silicon Compiler 半導體
Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產品
- 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產品，能夠讓設計師在創(chuàng)建和復用系統(tǒng)級芯片IP的過程中，將生產力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP，用于消費電子、無
- 關鍵字： Cadence C-to-Silicon Compiler
Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產品
- 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產品，能夠讓設計師在創(chuàng)建和復用系統(tǒng)級芯片IP的過程中，將生產力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP，用于消費電子、無
- 關鍵字： Cadence RTL SoC IP
CADENCE與Common Platform及ARM合作提供45納米RTL-to-GDSII參考流程
- 全球電子設計創(chuàng)新企業(yè)Cadence設計系統(tǒng)公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Common Platform技術公司包擴IBM、特許半導體制造公司和三星聯(lián)合開發(fā)RTL-to-GDSII 45納米流程，滿足高級節(jié)點設計需要。該參考流程基于對應Common Power Format（CPF）的Cadence低功耗解決方案，而且還包含來自Cadence的關鍵可制造性設計（De
- 關鍵字： CADENCE Common Platform ARM RTL-to-GDSII 低功耗
Cadence為TSMC提供高級可制造性設計(DFM)解決方案
- Cadence設計系統(tǒng)公司宣布其多種領先技術已經納入TSMC參考流程9.0版本中。這些可靠的能力幫助設計師使其產品更快地投入量產，提供了自動化的、前端到后端的流程，實現(xiàn)高良品率、省電型設計，面向晶圓廠的40納米生產工藝。 Cadence已經在多代的工藝技術中與TSMC合作，開發(fā)參考流程，提供低功耗設計能力和高級DFM方法學。通過參考流程9.0，Cadence將這些性能拓展到該晶圓廠的40納米工藝節(jié)點，使用光刻物理分析和強化的統(tǒng)計靜態(tài)時序分析能力，此外一直追隨TSMC參考流程的Cadence已經支
- 關鍵字： Cadence 晶圓 設計 DFM 低功耗
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