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Cadence 公布新一代并行電路仿真器，用于復(fù)雜模擬與混合信號IC設(shè)計的驗證
- 【加州圣荷塞2008年12月16日】全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(納斯達(dá)克：CDNS)，今天宣布推出Cadence® Virtuoso® Accelerated Parallel Simulator (APS), 這是其新一代電路仿真器，具有業(yè)界常用的Virtuoso Spectre® Circuit Simulator的完整精確性，用于解決所有工藝節(jié)點中最大型與最復(fù)雜的模擬與混合信號設(shè)計。作為Cadence多模式仿真解決方案（Cadence Multi-
- 關(guān)鍵字： Cadence 電路仿真器
Cadence 公布新一代并行電路仿真器，用于復(fù)雜模擬與混合信號IC設(shè)計的驗證
- 【加州圣荷塞2008年12月16日】全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(納斯達(dá)克：CDNS)，今天宣布推出Cadence® Virtuoso® Accelerated Parallel Simulator (APS), 這是其新一代電路仿真器，具有業(yè)界常用的Virtuoso Spectre® Circuit Simulator的完整精確性，用于解決所有工藝節(jié)點中最大型與最復(fù)雜的模擬與混合信號設(shè)計。作為Cadence多模式仿真解決方案（Cadence Multi-
- 關(guān)鍵字： Cadence 模擬與混合信號設(shè)計 仿真
Cadence推出全新的指標(biāo)驅(qū)動型驗證方法學(xué)和解決方案
- Cadence設(shè)計系統(tǒng)公司宣布對其企業(yè)級驗證解決方案進行大幅度改良，這項舉措將會幫助項目與計劃負(fù)責(zé)人更好地管理復(fù)雜的驗證項目，從規(guī)格到閉合的整個過程都會有更高的透明度。通過這些改良，項目經(jīng)理可以更為輕松地創(chuàng)建驗證計劃，提高其所管理項目指標(biāo)的范圍與可調(diào)整性，并獨有地結(jié)合形式驗證、測試環(huán)境模擬與驗證加速指標(biāo)，以便于綜合驗證流程管理。這些新能力可以創(chuàng)造出更高質(zhì)量的產(chǎn)品、更有效率的多專家驗證團隊，并提高項目可預(yù)測性。 人們通常采用的融合驅(qū)動型驗證（CDV）方法學(xué)，如開放式驗證方法學(xué)（OVM）和e 復(fù)用方
- 關(guān)鍵字： Cadence 測試 OVM eRM 嵌入式軟件
CADENCE推出面向半導(dǎo)體設(shè)計的SaaS解決方案
- Cadence設(shè)計系統(tǒng)公司宣布推出為半導(dǎo)體設(shè)計而準(zhǔn)備的服務(wù)式軟件（SaaS）。這些通過實際制造驗證的、隨時可用的設(shè)計環(huán)境，可以通過互聯(lián)網(wǎng)訪問，讓設(shè)計團隊可以迅速提高生產(chǎn)力，并降低風(fēng)險和成本。Cadence Hosted Design Solutions可用于定制IC設(shè)計、邏輯設(shè)計、物理設(shè)計、高級低功耗、功能驗證和數(shù)字實現(xiàn)。 Cadence Hosted Design Solutions通過提供集成的EDA軟件套件以及相關(guān)的IT基礎(chǔ)架構(gòu)、計算、存儲與安全網(wǎng)絡(luò)功能，帶來了一個完整的解決方案堆棧。&q
- 關(guān)鍵字： Cadence 半導(dǎo)體 SaaS IC設(shè)計
Cadence推出芯片封裝設(shè)計軟件SPB 16.2版本
- Cadence設(shè)計系統(tǒng)公司近日發(fā)布了SPB 16.2版本，全力解決電流與新出現(xiàn)的芯片封裝設(shè)計問題。這次的最新版本提供了高級IC封裝/系統(tǒng)級封裝（SiP）小型化、設(shè)計周期縮減和DFM驅(qū)動設(shè)計，以及一個全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數(shù)字、模擬、RF和混合信號IC封裝設(shè)計師的效率。 設(shè)計團隊將會看到，新規(guī)則和約束導(dǎo)向型自動化能力的推出，解決了高密度互連（HDI）襯底制造的設(shè)計方法學(xué)問題，而這對于小型化和提高功能密度來說是一個重要的促進因素，因而得以使總
- 關(guān)鍵字： Cadence SPB 芯片封裝 SiP
Cadence推出SPB 16.2版本應(yīng)對小型化產(chǎn)品設(shè)計挑戰(zhàn)
- Cadence發(fā)布了SPB 16.2版本，全力解決電流與新出現(xiàn)的芯片封裝設(shè)計問題。這次的最新版本提供了高級IC封裝/系統(tǒng)級封裝（SiP）小型化、設(shè)計周期縮減和DFM驅(qū)動設(shè)計，以及一個全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數(shù)字、模擬、RF和混合信號IC封裝設(shè)計師的效率。 設(shè)計團隊將會看到，新規(guī)則和約束導(dǎo)向型自動化能力的推出，解決了高密度互連（HDI）襯底制造的設(shè)計方法學(xué)問題，而這對于小型化和提高功能密度來說是一個重要的促進因素，因而得以使總體的封裝尺寸大大
- 關(guān)鍵字： 封裝 設(shè)計 Cadence SPB
EDA工具：太貴，太便宜？
- 如果你問不同的人，會得出截然相反的結(jié)論。 幾年前筆者參加過某EDA產(chǎn)品發(fā)布會后，咨詢一家國內(nèi)某微電子所的專家對此意見，他說：“一套新的設(shè)計工具要20萬美元！相當(dāng)于我們所一年的利潤，而且這只是一個設(shè)計工具！”頓時，筆者為高科技即將造福我國設(shè)計業(yè)的興奮勁兒被冷卻了。 但是你去問EDA公司，他們的觀點就不同了。最典型的，記得一家EDA廠商的老總說：你不要看一件東西本身的價格有多少，而要看它實際帶來的價值有多大？如果你拿一個工具可以開發(fā)一個流行的產(chǎn)品，帶來了100萬美元的
- 關(guān)鍵字： EDA Cadence IC設(shè)計業(yè) 居龍先生
Cadence推出C-to-Silicon Compiler
- 加州圣荷塞，2008年7月15日——全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種
- 關(guān)鍵字： Cadence SoC C-to-Silicon Compiler 半導(dǎo)體
Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產(chǎn)品
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP，用于消費電子、無
- 關(guān)鍵字： Cadence C-to-Silicon Compiler
Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產(chǎn)品
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP，用于消費電子、無
- 關(guān)鍵字： Cadence RTL SoC IP
CADENCE與Common Platform及ARM合作提供45納米RTL-to-GDSII參考流程
- 全球電子設(shè)計創(chuàng)新企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術(shù)的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Common Platform技術(shù)公司包擴IBM、特許半導(dǎo)體制造公司和三星聯(lián)合開發(fā)RTL-to-GDSII 45納米流程，滿足高級節(jié)點設(shè)計需要。該參考流程基于對應(yīng)Common Power Format（CPF）的Cadence低功耗解決方案，而且還包含來自Cadence的關(guān)鍵可制造性設(shè)計（De
- 關(guān)鍵字： CADENCE Common Platform ARM RTL-to-GDSII 低功耗
Cadence為TSMC提供高級可制造性設(shè)計(DFM)解決方案
- Cadence設(shè)計系統(tǒng)公司宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設(shè)計師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動化的、前端到后端的流程，實現(xiàn)高良品率、省電型設(shè)計，面向晶圓廠的40納米生產(chǎn)工藝。 Cadence已經(jīng)在多代的工藝技術(shù)中與TSMC合作，開發(fā)參考流程，提供低功耗設(shè)計能力和高級DFM方法學(xué)。通過參考流程9.0，Cadence將這些性能拓展到該晶圓廠的40納米工藝節(jié)點，使用光刻物理分析和強化的統(tǒng)計靜態(tài)時序分析能力，此外一直追隨TSMC參考流程的Cadence已經(jīng)支
- 關(guān)鍵字： Cadence 晶圓 設(shè)計 DFM 低功耗
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