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Cadence發(fā)布面向TSMC 3nm工藝的112G-ELR SerDes IP展示
- 3nm 時代來臨了!Cadence 在 2023 年 TSMC 北美技術研討會期間發(fā)布了面向臺積電 3nm 工藝(N3E)的 112G 超長距離(112G-ELR)SerDes IP 展示,這是 Cadence 112G-ELR SerDes IP 系列產品的新成員。在后摩爾時代的趨勢下,F(xiàn)inFET 晶體管的體積在 TSMC 3nm 工藝下進一步縮小,進一步采用系統(tǒng)級封裝設計(SiP)。通過結合工藝技術的優(yōu)勢與 Cadence 業(yè)界領先的數(shù)字信號處理(DSP)SerDes 架構,全新的 112G-ELR
- 關鍵字: Cadence TSMC 3nm工藝 SerDes IP
Cadence 推出開拓性的 Virtuoso Studio
- · 這是一個業(yè)界用于打造差異化定制芯片的領先平臺,可借助生成式 AI 技術顯著提升設計生產力;· Virtuoso Studio 與 Cadence 最前沿的技術和最新的底層架構集成,助力設計工程師在半導體和 3D-IC 設計方面取得新突破;· 依托 30 年來在全線工藝技術方面取得的行業(yè)領先
- 關鍵字: Cadence Virtuoso Studio
Cadence 加強其 Tensilica Vision 和 AI 軟件合作伙伴生態(tài)
- 新加入的生態(tài)系統(tǒng)成員包括 Kudan 和 Visionary.ai,有助于快速部署高性能、高能效的基于 SLAM 和 AI ISP 的解決方案 中國上海,2023 年 4 月 12 日 —— 楷登電子(美國 Cadence 公司,NASDAQ:CDNS)今日宣布歡迎 Kudan 和 Visionary.ai 加入 Tensilica 軟件合作伙伴生態(tài)系統(tǒng),他們將為 Cadence? Tensilica? Vision DSP 和 AI 平臺帶來業(yè)界領先的同步與地圖構建 (SLAM)和 AI 圖像
- 關鍵字: Cadence Tensilica Vision AI 軟件
Cadence榮獲六項2022 TSMC OIP年度合作伙伴大獎
- 內容提要:·?????? Cadence 憑借關鍵的 EDA、云和 IP 創(chuàng)新榮獲 TSMC 大獎;·?????? Cadence 是 TSMC 3DFabric 聯(lián)盟的創(chuàng)始成員之一。?中國上海,2022年12月14日——楷登電子(美國 Cadence 公司,NASDAQ:CDNS)今日宣布,其 EDA、IP 和云計算解決方案獲得了 TSMC 頒發(fā)的六項 Open Innova
- 關鍵字: Cadence 2022 TSMC OIP
聯(lián)電與Cadence共同開發(fā)認證的毫米波參考流程達成一次完成硅晶設計
- 聯(lián)華電子與全球電子設計創(chuàng)新領導廠商益華計算機(Cadence Design Systems, Inc.)于今(30)日宣布雙方合作經認證的毫米波參考流程,成功協(xié)助亞洲射頻IP設計的領導廠商聚睿電子(Gear Radio Electronics),在聯(lián)電28HPC+ 制程技術以及Cadence? 射頻(RF)解決方案的架構下,達成低噪音放大器 (LNA) IC一次完成硅晶設計(first-pass silicon success) 的非凡成果。 經驗證的聯(lián)電28HPC+解決方案非常適合生產應用于高
- 關鍵字: 聯(lián)電 Cadence 毫米波參考流程
Cadence發(fā)布Verisium AI-Driven Verification Platform引領驗證效率革命
- 楷登電子(美國 Cadence 公司)近日宣布,推出 Cadence? Verisium? Artificial Intelligence (AI)-Driven Verification Platform,整套應用通過大數(shù)據和 JedAI Platform 來優(yōu)化驗證負荷、提高覆蓋率并加速 bug 溯源。Verisium 平臺基于新的 Cadence Joint Enterprise Data AI (JedAI) Platform,并與 Cadence 驗證引擎原生集成。隨著 SoC 復雜性不斷提高,
- 關鍵字: Cadence Verisium AI-Driven Verification Platform 驗證
聯(lián)電與Cadence攜手22納米模擬與混合信號設計認證
- 聯(lián)華電子與Cadence于今(8月24)日共同宣布,Cadence的模擬與混合信號(Analog/Mixed Signal, AMS)芯片設計流程獲得聯(lián)華電子22納米超低功耗 (22ULP)與22納米超低漏電(22ULL)制程認證,此流程可優(yōu)化制程效率、縮短設計時間,加速5G、物聯(lián)網和顯示等應用設計開發(fā),滿足日漸增高的市場需求。 聯(lián)電的22納米制程具有超低功耗和超低漏電的技術優(yōu)勢,可滿足在科技創(chuàng)新發(fā)展下,使用時間長、體積小、運算強的應用需求。經聯(lián)電認證的Cadence AMS設計流程,提供了整合
- 關鍵字: 聯(lián)電 Cadence 22納米 模擬與混合信號
Cadence 通過面向 TSMC 先進工藝的 PCIe 5.0 PHY 和控制器 IP 規(guī)范合規(guī)性認證
- 楷登電子(美國 Cadence 公司)今日宣布,其面向 TSMC N7、N6 和 N5 工藝技術 PCI Express?(PCIe?)5.0 規(guī)范的 PHY 和控制器 IP 在 4 月舉行的業(yè)界首次 PCIe 5.0 規(guī)范合規(guī)認證活動中通過了 PCI-SIG? 的認證測試。Cadence? 解決方案經過充分測試,符合 PCIe 5.0 技術的 32GT/s 全速要求。該合規(guī)計劃為設計者提供測試程序,用以評估系統(tǒng)級芯片(SoC)設計的 PCIe 5.0 接口是否會按預期運行。 面向 PCIe 5
- 關鍵字: Cadence TSMC PCIe 5.0
聯(lián)發(fā)科與瑞薩采用Cadence Cerebrus AI方案 優(yōu)化芯片PPA
- Cadence Design Systems, Inc.宣布,Cadence Cerebrus?智能芯片設計工具(Intelligent Chip Explorer) 獲得客戶采用于其全新量產計劃。此基于 Cadence Cerebrus 采用人工智能 (AI) 技術帶來自動化和擴展數(shù)字芯片設計能力,能為客戶優(yōu)化功耗、效能和面積 (PPA),以及提高工程生產力。Cadence Cerebrus 運用革命性的AI技術,擁有獨特的強化學習引擎,可自動優(yōu)化軟件工具和芯片設計選項,提供更好的 PPA進而大幅減少工
- 關鍵字: 聯(lián)發(fā)科 瑞薩 Cadence Cerebrus AI 芯片PPA
適用于電池供電設備的熱感知高功率高壓板
- 電池供電馬達控制方案為設計人員帶來多項挑戰(zhàn),例如,優(yōu)化印刷電路板熱效能至今仍十分棘手且耗時;但現(xiàn)在,應用設計人員可利用現(xiàn)代化電熱仿真器輕松縮短上市時間。如今,電池供電馬達驅動解決方案通常可用極低的工作電壓提供數(shù)百瓦的功率。在此類應用中,為確保整個系統(tǒng)的效能和可靠性,必須正確管理馬達驅動設備的電流。事實上,馬達電流可能會超過數(shù)十安培,導致變流器內部耗散功率提升。為變流器組件施加較高的功率將會導致運作溫度升高,效能下降,如果超過最額定功率,甚至會突然停止運作。優(yōu)化熱效能同時縮小大小,是變流器設計過程中的重要一
- 關鍵字: 電池供電 熱感知 高功率高壓板 ST Cadence
當人工智能遇到EDA,Cadence Cerebrus以機器學習提升EDA設計效能
- 隨著算力的不斷提升,人工智能的應用逐漸滲透到各個行業(yè)。作為人工智能芯片最關鍵的開發(fā)工具EDA,是否也會得到人工智能應用的助力從而更好地提升服務效率呢?答案自然是肯定的。隨著半導體芯片設計的復雜度不斷提升,以及芯片包含功能的日漸廣泛,EDA的設計過程越來越需要借助人工智能來盡可能避免一些常見的設計誤區(qū),并借助大數(shù)據的優(yōu)勢來實現(xiàn)局部電路設計的最優(yōu)化。在可以預見的未來,隨著人工智能技術的不斷引入,借助大數(shù)據和機器學習的優(yōu)勢,EDA軟件將可以提供更高效更強大的設計輔助功能。 近日,楷登電子(Cadenc
- 關鍵字: 人工智能 EDA Cadence Cerebrus
cadence介紹
EDA仿真軟件Cadence
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Cadence Design Systems Inc.是全球最大的電子設計技術(Electronic Design Technologies)、程序方案服務和設計服務供應商。其解決方案旨在提升和監(jiān)控半導 [ 查看詳細 ]
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