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針對(duì)FPGA優(yōu)化的高分辨率時(shí)間數(shù)字轉(zhuǎn)換陣列電路
- 介紹一種針對(duì)FPGA優(yōu)化的時(shí)間數(shù)字轉(zhuǎn)換陣列電路。利用FPGA片上鎖相環(huán)對(duì)全局時(shí)鐘進(jìn)行倍頻與移相，通過(guò)時(shí)鐘狀態(tài)譯碼的方法解決了FPGA中延遲的不確定性問(wèn)題，完成時(shí)間數(shù)字轉(zhuǎn)換的功能。
- 關(guān)鍵字： 時(shí)間數(shù)字轉(zhuǎn)換 鎖相環(huán) FPGA
多項(xiàng)式擬合在log-add算法單元中的應(yīng)用及其FPGA實(shí)現(xiàn)
- 綜合考慮面積和速度等因素，采用一次多項(xiàng)式擬合實(shí)現(xiàn)了簡(jiǎn)單快速的log-add算法單元。實(shí)驗(yàn)結(jié)果表明，在相同的精度要求下，其FPGA實(shí)現(xiàn)資源占用合理，硬件開(kāi)銷好于其他次數(shù)的多項(xiàng)式擬合實(shí)現(xiàn)方案。
- 關(guān)鍵字： log-add算法單元 多項(xiàng)式擬合 FPGA
Canny算法的改進(jìn)及FPGA實(shí)現(xiàn)
- 通過(guò)對(duì)傳統(tǒng)Canny邊緣檢測(cè)算法的分析提出了相應(yīng)的改進(jìn)方法。通過(guò)模板代替卷積、適當(dāng)?shù)慕谱儞Q、充分利用并行處理單元等使其能夠用FPGA實(shí)現(xiàn)。
- 關(guān)鍵字： Canny邊緣檢測(cè)算法 卷積 FPGA
基于FPGA的三相PWM發(fā)生器
- 介紹了基于FPGA設(shè)計(jì)的三相PWM發(fā)生器。該發(fā)生器具有靈活和可編程等優(yōu)點(diǎn),可應(yīng)用于交流電機(jī)驅(qū)動(dòng)用的三相電壓源逆變器。實(shí)驗(yàn)結(jié)果驗(yàn)證了本設(shè)計(jì)的有效性。
- 關(guān)鍵字： PWM發(fā)生器 三相逆變器 FPGA
基于小波變換的ECG信號(hào)壓縮及其FPGA實(shí)現(xiàn)
- 小波變換在ECG信號(hào)處理中的應(yīng)用得到了很多研究人員的關(guān)注。本文研究了5層5/3提升小波變換及其反變換的FPGA實(shí)現(xiàn)，并將其應(yīng)用于ECG信號(hào)的壓縮，在均方誤差可控的范圍內(nèi)獲得了較大的壓縮比，并利用設(shè)計(jì)的硬核實(shí)現(xiàn)了信號(hào)的重建。
- 關(guān)鍵字： ECG信號(hào)處理 小波變換 FPGA
基于Java平臺(tái)的FPGA嵌入式系統(tǒng)設(shè)計(jì)
- 傳統(tǒng)的嵌入式產(chǎn)品只能實(shí)現(xiàn)某種特定的功能，不能滿足用戶可變的豐富多彩的應(yīng)用需求。為解決這個(gè)問(wèn)題，本文設(shè)計(jì)并實(shí)現(xiàn)了一種使用Java作為軟件平臺(tái)的基于FPGA的可編程嵌入式系統(tǒng)，以實(shí)現(xiàn)系統(tǒng)對(duì)多種本地應(yīng)用和網(wǎng)絡(luò)的支持。
- 關(guān)鍵字： Java平臺(tái) JNI FPGA
基于FPGA的雙振蕩電路定時(shí)器設(shè)計(jì)
- 考慮沖擊環(huán)境下定時(shí)器會(huì)遇到的問(wèn)題,并分析了單一的晶體振蕩器和諧振振蕩器都不能很好地滿足抗沖擊性和高精度兩方面要求,因此提出了一種基于FPGA設(shè)計(jì)的雙振蕩定時(shí)器。此定時(shí)器能有效地解決爆破作業(yè)中延時(shí)雷管起爆精度和抗沖擊性能之間的矛盾。更主要的是CPLD的時(shí)序比集成芯片更加容易控制。在FPGA實(shí)現(xiàn),該設(shè)計(jì)的定時(shí)精度達(dá)到納秒級(jí),很好地滿足系統(tǒng)性能要求。本方法具有結(jié)構(gòu)簡(jiǎn)單、成本低、可靠性高、精度高等優(yōu)點(diǎn)。
- 關(guān)鍵字： 定時(shí)器 納秒級(jí) FPGA
獨(dú)立式多分辨率VGA/DVI壓縮存儲(chǔ)系統(tǒng)
- 一種獨(dú)立式多分辨率VGA/DVI壓縮存儲(chǔ)系統(tǒng)，該系統(tǒng)支持VGA/DVI輸入，同時(shí)支持SVGA、XGA、SXGA、UXGA、1080p等任意分辨率圖像的連續(xù)壓縮和存儲(chǔ)。在100 MHz時(shí)鐘頻率下，系統(tǒng)可以對(duì)圖像SXGA和UXGA實(shí)時(shí)壓縮為(25幀/s)和(17幀/s)。實(shí)驗(yàn)表明，在不同碼率下，系統(tǒng)的單幀圖像壓縮性能與JPEG2000標(biāo)準(zhǔn)近似，PSNR值優(yōu)于JPEG標(biāo)準(zhǔn)。
- 關(guān)鍵字： VGA/DVI壓縮存儲(chǔ)系統(tǒng) 圖像壓縮 FPGA
SAR高速海量數(shù)據(jù)存儲(chǔ)與回放系統(tǒng)設(shè)計(jì)
- 為了解決SAR匹配成像數(shù)據(jù)以及合成孔徑雷達(dá)中頻采樣后高速海量數(shù)據(jù)的存儲(chǔ)問(wèn)題，介紹了一種基于FPGA控制的NAND Flash數(shù)據(jù)存儲(chǔ)及回放系統(tǒng)設(shè)計(jì)方案。實(shí)驗(yàn)證明,該系統(tǒng)能以3 Gb/s碼流實(shí)時(shí)存儲(chǔ)數(shù)據(jù)具有強(qiáng)實(shí)時(shí)性，且性能穩(wěn)定，有很好的工程使用價(jià)值。
- 關(guān)鍵字： 合成孔徑雷達(dá) 海量數(shù)據(jù)存儲(chǔ) FPGA
基于CPLD的頻率響應(yīng)特性測(cè)試卡設(shè)計(jì)
- 提出了一種基于CPLD的頻率響應(yīng)特性測(cè)試卡設(shè)計(jì)方案,分析了DDS原理的CPLD實(shí)現(xiàn)方法,給出了數(shù)據(jù)處理算法流程,并進(jìn)行了設(shè)計(jì)驗(yàn)證實(shí)驗(yàn),結(jié)果表明在逐點(diǎn)單頻測(cè)試狀態(tài)下,相位和幅值測(cè)量與標(biāo)準(zhǔn)儀器相比相位差小于0.5°,幅值差小于0.1dB。
- 關(guān)鍵字： 頻率響應(yīng) DDS原理 CPLD
基于歐氏算法的RS硬件解碼方案的FPGA實(shí)現(xiàn)
- 在通信系統(tǒng)中應(yīng)用廣泛。由于RS碼的譯碼復(fù)雜度高，數(shù)字運(yùn)算量大，常見(jiàn)的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結(jié)構(gòu)分析相結(jié)合的RS硬件解碼方案，適用于FPGA單片實(shí)現(xiàn)，速率高、延遲小、通用性強(qiáng)、使用靈活。筆者在FPGA芯片上實(shí)現(xiàn)了GF（2 8）上符號(hào)速率為50Mbps的流式解碼方案，最大延時(shí)為640ns，參數(shù)可以根據(jù)需要靈活設(shè)置。
- 關(guān)鍵字： RS編譯碼 差錯(cuò)控制編碼技術(shù) FPGA
一種跳頻MSK信號(hào)檢測(cè)算法及FPGA實(shí)現(xiàn)
- 為了準(zhǔn)確截獲并識(shí)別目標(biāo)信號(hào)，針對(duì)軍事通信信號(hào)環(huán)境設(shè)計(jì)了一種MSK信號(hào)檢測(cè)識(shí)別方法，并使用FPGA進(jìn)行了設(shè)計(jì)實(shí)現(xiàn)。
- 關(guān)鍵字： MSK信號(hào)檢測(cè) 頻譜利用率 FPGA
基于CPLD的線陣CCD數(shù)據(jù)采集系統(tǒng)
- 本文結(jié)合實(shí)際應(yīng)用需要，設(shè)計(jì)了基于復(fù)雜可編程邏輯器件(CPLD)的線陣CCD數(shù)據(jù)采集系統(tǒng)。著重介紹了數(shù)據(jù)采集的特點(diǎn)及該系統(tǒng)軟、硬件設(shè)計(jì)和最后的性能評(píng)價(jià)。
- 關(guān)鍵字： 數(shù)據(jù)采集系統(tǒng) CCD CPLD
一種改進(jìn)型surendra背景更新算法的FPGA實(shí)現(xiàn)
- 針對(duì)現(xiàn)有的動(dòng)態(tài)背景提取運(yùn)動(dòng)目標(biāo)物體算法復(fù)雜且難以在硬件上實(shí)現(xiàn)的問(wèn)題，研究了改進(jìn)型surendra背景更新算法原理的特點(diǎn)，提出了改進(jìn)型surendra背景更新算法的硬件結(jié)構(gòu)，并對(duì)硬件結(jié)構(gòu)進(jìn)行綜合、仿真后，在FPGA芯片上實(shí)現(xiàn)。
- 關(guān)鍵字： 運(yùn)動(dòng)目標(biāo)提取 surendra背景更新算法 FPGA
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