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采用靈活的汽車FPGA來提高片上系統(tǒng)級集成和降低物料成本
- 汽車制造商們堅持不懈地改進車內(nèi)舒適性、安全性、便利性、工作效能和娛樂性，反過來，這些努力又推動了各種車內(nèi)數(shù)字技術(shù)的應(yīng)用。然而，汽車業(yè)較長的開發(fā)周期卻很難跟上最新技術(shù)的發(fā)展，尤其是一直處于不斷變化中的車內(nèi)聯(lián)網(wǎng)規(guī)范，以及那些來自消費市場的快速興起和消失的技術(shù)，從而造成了較高的工程設(shè)計成本和大量過時。向這些組合因素中增加低成本目標、擴展溫度范圍、高可靠性與質(zhì)量目標和有限的物理板空間，以及汽車設(shè)計中存在的挑戰(zhàn)，最多使人進一步感到沮喪?？删幊踢壿嬈骷?nbsp;(PLD)，如現(xiàn)場可編程門陣列 (FPGA)
- 關(guān)鍵字： CPLD FPGA 單片機 汽車電子 嵌入式系統(tǒng) 汽車電子
基于IP核的FPGA設(shè)計方法
- 前 言 幾年前設(shè)計專用集成電路(ASIC) 還是少數(shù)集成電路設(shè)計工程師的事, 隨著硅的集成度不斷提高,百萬門的ASIC 已不難實現(xiàn), 系統(tǒng)制造公司的設(shè)計人員正越來越多地采用ASIC 技術(shù)集成系統(tǒng)級功能(System L evel In tegrete - SL I) , 或稱片上系統(tǒng)(System on a ch ip ) , 但ASIC 設(shè)計能力跟不上制造能力的矛盾也日益突出?，F(xiàn)在設(shè)計人員已不必全部用邏輯門去設(shè)計ASIC, 類似于用集成電路( IC) 芯片在印制板上的設(shè)計,ASIC 設(shè)計人員可以應(yīng)用等
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PDH通信二次群復(fù)接器在CPLD中的實現(xiàn)
- 1 引 言 數(shù)字復(fù)接就是把兩個或兩個以上的支路數(shù)字信號按時分復(fù)接方式合并成單一的合路數(shù)字信號。按照各低次群時鐘的情況，復(fù)接有3種方式：如果各輸入支路數(shù)字信號相互同步，且與本機定時信號也同步，那么調(diào)整單元只需調(diào)整相位，這就是同步復(fù)接；如果輸入支路數(shù)字信號不同步且與本機定時信號也異步，那么調(diào)整單元就要對各支路信號進行頻率和相位的調(diào)整，使之成為同步信號，這就是異步復(fù)接；如果輸入支路數(shù)字信號的生效瞬間相對于本機對應(yīng)的定時信號是以同一標稱速度出現(xiàn)，而速度的任何變化都限制在規(guī)定的容差范圍內(nèi)，這種就是準同步(PDH
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CPLD在三相PFC矩陣變換器中的應(yīng)用
- 1 引言 隨著電子技術(shù)的不斷發(fā)展，在通訊、控制工程中應(yīng)運而生的各種硬件平臺在功率電子領(lǐng)域中顯示出了獨有的特色，例如：MCU，DSP和復(fù)雜可編程邏輯器(Complex Programmable Logic Device。簡稱CPLD)等集成度很高的數(shù)字芯片就是以其精度高，溫度漂移小，升級換代簡便，長期工作不老化等特點，而廣泛用于功率變換器中，且大有取代傳統(tǒng)模擬控制芯片的勢頭。CPLD的多個通道可以并行工作的這一特點，使得控制三相功率因數(shù)校正(PFC)矩陣變換器的6只雙向開關(guān)同步、協(xié)調(diào)地工作。在此，介紹的
- 關(guān)鍵字： CPLD 電源技術(shù) 矩陣變換器 模擬技術(shù) 三相PFC
基于DSP和CPLD的低功耗多路數(shù)據(jù)處理系統(tǒng)設(shè)計
- 引言 隨著電子技術(shù)的應(yīng)用和發(fā)展，數(shù)字信號處理內(nèi)容日益復(fù)雜，同時，很多情況下要求整個系統(tǒng)具有低功耗的特點。為滿足這種要求，DSP芯片設(shè)計技術(shù)也在向低功耗、高性能的方向發(fā)展。從處理速度來看，TMS320VC5502的運算能力已經(jīng)達到了600MMACS，即每秒鐘可以完成6億次乘加運算。從功耗來看，TMS320VC5502內(nèi)核電壓只有1.26V，整個芯片的功耗也大大降低了。本文介紹了基于TMS320VC5502和CPLD XC95144的低功耗多路數(shù)據(jù)處理系統(tǒng)。 模擬信號的輸入經(jīng)過50Hz陷波電路(濾除工頻
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MCS-51單片機與CPLD/FPGA接口邏輯設(shè)計
- 在功能上，單片機與大規(guī)模CPLD有很強的互補性。單片機具有性能價格比高、功能靈活、易于人機對話、良好的數(shù)據(jù)處理能力濰點；CPLD/FPGA則具有高速、高可靠以及開發(fā)便捷、規(guī)范等優(yōu)點。以此兩類器件相結(jié)合的電路結(jié)構(gòu)在許多高性能儀器儀表和電子產(chǎn)品中仍將被廣泛應(yīng)用。本文就單片機與CPLD/FPGA的接口方式作一簡單介紹，希望對從事單片機和CPLD/FPGA研發(fā)的朋友能有所啟發(fā)。 單片機與CPLD/FPGA的接口方式一般有兩種，即總線方式與獨立方式，分別說明
- 關(guān)鍵字： CPLD/FPGA MCS-51 單片機 邏輯設(shè)計 嵌入式系統(tǒng)
在CPLD管理下實現(xiàn)高效多串口中斷源
- 近幾年來，隨著后PC時代的來臨，具有簡潔、高效等特點的嵌入式系統(tǒng)得到了飛速的發(fā)展。嵌入式技術(shù)發(fā)展到今天已將各種計算機技術(shù)多層次、多方面的交叉融合在了一起。嵌入式系統(tǒng)加快了工業(yè)設(shè)計進程，降低了開發(fā)成本及其風險，使用簡便，擴展靈活，高效精簡，可方便地應(yīng)用于各工業(yè)領(lǐng)域。 中斷請求采用邊沿觸發(fā)來進行中斷檢測，通過將信號送到特定的引線來檢測中斷。每條引線對應(yīng)一個可能的硬件中斷，因為系統(tǒng)不能辨認哪個設(shè)備使用中斷線，所以當多個1個的設(shè)備被設(shè)置成使用同一個特定中斷時就產(chǎn)生了混亂。中斷產(chǎn)生時，由專用的中斷程序接管系統(tǒng)，首先
- 關(guān)鍵字： CPLD RS232 串口 單片機 嵌入式系統(tǒng) 中斷源
CPLD在水下沖擊波記錄儀中的應(yīng)用
- 1.引言 隨著大規(guī)模集成電路和單片機的迅速發(fā)展，復(fù)雜可編程邏輯器件（CPLD）具有使用靈活、可靠性高、功能強大的優(yōu)點，在電子產(chǎn)品設(shè)計中得到了廣泛的應(yīng)用。CPLD可實現(xiàn)在系統(tǒng)編程，重復(fù)多次，而且還兼容IEEE1149.1(JTAG)標準的測試激勵端和邊界掃描能力，使用CPLD器件進行開發(fā)，不僅可以提高系統(tǒng)的集成化程度、可靠性和可擴充性，而且大大縮短產(chǎn)品的設(shè)計周期。由于CPLD采用連續(xù)連接結(jié)構(gòu)，易于預(yù)測延時，從而使電路仿真更加準確。CPLD是標準的大規(guī)模集成電路產(chǎn)品，可用于各種數(shù)字邏輯系統(tǒng)
- 關(guān)鍵字： CPLD 測量 測試 沖擊波 記錄儀
基于CCD的圖像采集處理系統(tǒng)的研究
- 基于CCD的圖像采集處理系統(tǒng)的研究 濟南山東大學信息科學與工程學院(250100) 黃素貞 尹立新 張國梁 摘 要：以CCD作為圖像傳感器,以CPLD作為圖像采集系統(tǒng)的控制核心,以DSP作為基本圖像處理單元,實現(xiàn)了圖像自動采集處理系統(tǒng),完成了圖像的快速采集、存儲及數(shù)據(jù)處理。不僅對系統(tǒng)的硬件設(shè)計和軟件設(shè)計進行了討論,而且對應(yīng)用的算法也進行了簡單的介紹。 關(guān)鍵詞：CPLD CCD A/D DSP 圖像處理 CCD是一種光電轉(zhuǎn)換式圖像傳感器。它利用光電轉(zhuǎn)換原理把圖像信息直接轉(zhuǎn)換成電信
- 關(guān)鍵字： A/D CCD CPLD DSP 圖像處理
蓄電池在線監(jiān)測系統(tǒng)的設(shè)計與實現(xiàn)
- 蓄電池在電力系統(tǒng)中是一種必備的后備電源且數(shù)量較多, 其使用壽命和安全可靠性倍受用戶關(guān)注。但由于使用不當或者不能及時維護，經(jīng)常會導致蓄電池組中個別蓄電池的過放電或者早期失效。過放電或者早期失效的個別蓄電池在后備電源投入使用時,會嚴重影響整個電池組的放電容量,甚至會導致整個供電系統(tǒng)的崩潰。因此，為保證在市電被切斷時用電設(shè)備能夠安全可靠運行,避免蓄電池在長期使用過程中因個別電池過放電或者失效而引發(fā)事故帶來經(jīng)濟損失,對蓄電池進行實時在線監(jiān)測和及時的故障診斷成為蓄電池維護工作的一個極為重要 方面。本文介紹的基于ST
- 關(guān)鍵字： CPLD 工業(yè)控制 監(jiān)測系統(tǒng) 蓄電池 工業(yè)控制
FPGA與CPLD的區(qū)別
- 管ＦＰＧＡ和ＣＰＬＤ都是可編程ＡＳＩＣ器件,有很多共同特點,但由于ＣＰＬＤ和ＦＰＧＡ結(jié)構(gòu)上的差異,具有各自的特點:①ＣＰＬＤ更適合完成各種算法和組合邏輯,ＦＰ ＧＡ更適合于完成時序邏輯。換句話說,ＦＰＧＡ更適合于觸發(fā)器豐富的結(jié)構(gòu),而ＣＰＬＤ更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。②ＣＰＬＤ的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的,而ＦＰＧＡ的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。 ③在編程上ＦＰＧＡ比ＣＰＬＤ具有更大的靈活性。ＣＰＬＤ通過修改具有固定內(nèi)連電路的邏輯功能來編程,ＦＰＧＡ主要通過
- 關(guān)鍵字： CPLD FPGA
基于DSP和CPLD的低功耗多路數(shù)據(jù)處理系統(tǒng)設(shè)計
- 引言 隨著電子技術(shù)的應(yīng)用和發(fā)展，數(shù)字信號處理內(nèi)容日益復(fù)雜，同時，很多情況下要求整個系統(tǒng)具有低功耗的特點。為滿足這種要求，DSP芯片設(shè)計技術(shù)也在向低功耗、高性能的方向發(fā)展。從處理速度來看，TMS320VC5502的運算能力已經(jīng)達到了600MMACS，即每秒鐘可以完成6億次乘加運算。從功耗來看，TMS320VC5502內(nèi)核電壓只有1.26V，整個芯片的功耗也大大降低了。本文介紹了基于TMS320VC5502和CPLD XC95144的低功耗多路數(shù)據(jù)處理系統(tǒng)。 模擬信號的輸入經(jīng)過50Hz陷波電路(濾除工頻
- 關(guān)鍵字： ADS7805 CPLD DSP 單片機 嵌入式系統(tǒng) 數(shù)據(jù)處理
基于CPLD的位同步時鐘提取電路設(shè)計
- 引言 異步串行通信是現(xiàn)代電子系統(tǒng)中最常用的數(shù)據(jù)信息傳輸方式之一，一般情況下，為了能夠正確地對異步串行數(shù)據(jù)進行發(fā)送和接收，就必須使其接收與發(fā)送的碼元同步，位同步時鐘信號不僅可用來對輸入碼元進行檢測以保證收發(fā)同步，而且在對接收的數(shù)字碼元進行各種處理等過程中，也可以為系統(tǒng)提供一個基準的同步時鐘。 本文介紹的位同步時鐘的提取方案，原理簡單且同步速度較快。整個系統(tǒng)采用VerilogHDL語言編寫，并可以在CPLD上實現(xiàn)。 位同步時鐘的提取原理 本系統(tǒng)由一個跳變沿捕捉模塊、一個狀態(tài)寄存器和一個可控計數(shù)器共三
- 關(guān)鍵字： CPLD 串行通信 電源技術(shù) 模擬技術(shù) 同步時鐘
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