dds 文章 進入dds技術(shù)社區(qū)
基于DDS跳頻信號源的設(shè)計與實現(xiàn)
- 0 引言 跳頻通信具有較強的抗干擾、抗多徑衰落、抗截獲等能力，已廣泛應(yīng)用于軍事、交通、商業(yè)等各個領(lǐng)域。頻率合成器是跳頻系統(tǒng)的心臟，直接影響到跳頻信號的穩(wěn)定性和產(chǎn)生頻率的準(zhǔn)確度。目前頻率合成主要有三種方法：直接模擬合成法、鎖相環(huán)合成法和直接數(shù)字合成法(DDS)。直接模擬合成法利用倍頻(乘法)、分頻(除法)、混頻(加法與減法)及濾波，從單一或幾個參考頻率中產(chǎn)生多個所需的頻率。該方法頻率轉(zhuǎn)換時間快(小于100ns)，但是體積大、功耗高，目前已基本不用。鎖相環(huán)合成法通過鎖相環(huán)完成頻率的加、減、乘、除運算
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DSP和DDS的三維感應(yīng)測井高頻信號源實現(xiàn)
- 高頻信號源設(shè)計是三維感應(yīng)測井的重要組成部分。三維感應(yīng)測井的原理是利用激勵信號源通過三個正交的發(fā)射線圈向外發(fā)射高頻信號，再通過多組三個正交的接收線圈，得到多組磁場分量，從而準(zhǔn)確測量地層各向異性電阻率。在測井過程中，要求信號源的頻率為高頻，并且要求信號的頻率有很高的穩(wěn)定性。 產(chǎn)生信號的方法很多，可以采用函數(shù)發(fā)生器外接分立元件來實現(xiàn)，通過調(diào)節(jié)外接電容或電阻來設(shè)置輸出信號頻率。但輸出信號受外部分立器件參數(shù)影響很大，且輸出信號頻率不能太高，同時無法實現(xiàn)頻率步進調(diào)節(jié)。另外，采用FPGA可實現(xiàn)信號發(fā)生器的設(shè)計
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基于DDS IP核及Nios II的可重構(gòu)信號源設(shè)計
- SOPC(System on a Programmable Chip，片上可編程系統(tǒng))是Altera公司提出的一種靈活、高效的SOC解決方案。它將處理器、存儲器、I/O接口、LVDS、CDR等系統(tǒng)設(shè)計需要的功能模塊集成到一個可編程邏輯器件上，構(gòu)建一個可編程的片上系統(tǒng)。它具有靈活的設(shè)計方式，軟硬件可裁減、可擴充、可升級，并具備軟硬件在系統(tǒng)可編程的功能。SOPC的核心器件FPGA已經(jīng)發(fā)展成一種實用技術(shù)，讓系統(tǒng)設(shè)計者把開發(fā)新產(chǎn)品的時間和風(fēng)險降到最小。最重要的是，具有現(xiàn)場可編程性的FPGA延長了產(chǎn)品在市場的存
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三相SPWM波形發(fā)生器的設(shè)計與仿真
- 本文提出了一種采用VHDL硬件描述語言設(shè)計新型三相正弦脈寬調(diào)制（SPWM）波形發(fā)生器的方法。該方法以直接數(shù)字頻率合成技術(shù)(DDS)為核心產(chǎn)生三相SPWM信號。并且利用VHDL設(shè)計了死區(qū)時間可調(diào)的死區(qū)時間控制器，解決了傳統(tǒng)的模塊電路等待方法很難產(chǎn)生帶精確死區(qū)時間控制的SPWM信號的問題。該方法在Quartus II 9.1環(huán)境平臺下進行了仿真驗證，并將設(shè)計程序下載到DE2-70實驗板進行實驗測試，用示波器測試得到了死區(qū)時間可控制的SPWM波形。
- 關(guān)鍵字： VHDL SPWM DDS 死區(qū)時間 FPGA 201505
基于FPGA和虛擬儀器的DDS信號發(fā)生器的設(shè)計與實現(xiàn)
- 信號發(fā)生器是一種常用的信號源，廣泛應(yīng)用于通信、測量、科研等現(xiàn)代電子技術(shù)領(lǐng)域。信號發(fā)生器的核心技術(shù)是頻率合成技術(shù)，主要方法有：直接模擬頻率合成、鎖相環(huán)頻率合成(PLL)、直接數(shù)字合成技術(shù)(DDS)。DDS 是開環(huán)系統(tǒng)，無反饋環(huán)節(jié)，輸出響應(yīng)速度快，頻率穩(wěn)定度高。因此直接數(shù)字頻率合成技術(shù)是目前頻率合成的主要技術(shù)之一。文中的主要內(nèi)容是采用FPGA 結(jié)合虛擬儀器技術(shù)，進行DDS 信號發(fā)生器的開發(fā)[1-2]。 1 DDS 工作原理 圖1 是DDS 基本結(jié)構(gòu)框圖。以正弦波信號發(fā)生器為例，利用DDS 技術(shù)
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石英晶體測試系統(tǒng)中DDS信號源設(shè)計
- 針對π網(wǎng)絡(luò)石英晶體參數(shù)測試系統(tǒng)，采用以STM32F103ZET6型ARM為MCU控制DDS產(chǎn)生激勵信號。該測試系統(tǒng)相對于傳統(tǒng)的PC機測試系統(tǒng)具有設(shè)備簡單、操作方便，較之普通單片機測試系統(tǒng)又具有資源豐富、運算速度更快等優(yōu)點。AD9852型DDS在ARM控制下能產(chǎn)生0～100 MHz掃頻信號，經(jīng)試驗數(shù)據(jù)分析得到信號精度達到0.5×10-6，基本滿足設(shè)計要求。該系統(tǒng)將以其小巧、快速、操作方便、等優(yōu)點被廣泛采用。 產(chǎn)生正弦激勵信號一般可以通過振蕩電路或直接數(shù)字頻率合成器(Direct
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基于DDS技術(shù)的波形發(fā)生器設(shè)計與仿真
- 1.引言 DDS頻率合成器具有頻率分辨率高，輸出頻點多，可達2N個頻點(假設(shè)DDS相位累加器的字長是N);頻率切換速度快，可達us量級;頻率切換時相位連續(xù)的優(yōu)點，可以輸出寬帶正交信號，其輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用;可以產(chǎn)生任意波形;全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕。 本文介紹了DDS的基本原理，同時針對DDS波形發(fā)生器的FPGA實現(xiàn)進行了簡要介紹，利用SignalTapII嵌入式邏輯分析儀對正弦波、三角波、方波、鋸齒波進行仿真驗證。 2.DDS波形發(fā)生器的
- 關(guān)鍵字： DDS 波形發(fā)生器
基于FPGA+DDS的正弦信號發(fā)生器的設(shè)計
- 1971年，美國學(xué)者TIERNCY J、TADER C M和GOLD B在《A Digital Frequeney Synthesizer》一文中提出了以全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種新的頻率合成原理，稱之為直接數(shù)字頻率合成器DDS(Direct Digitial Frequency Synthesis)[1].這是頻率合成技術(shù)的一次重大革命，但限于當(dāng)時微電子技術(shù)和數(shù)字信號處理技術(shù)的限制，DDS并沒有得到足夠的重視。隨著現(xiàn)代超大規(guī)模集成電路集成工藝的高速發(fā)展，數(shù)字頻率合成技術(shù)得到了質(zhì)
- 關(guān)鍵字： FPGA DDS
基于DDS技術(shù)和單片機設(shè)計的射頻信號干擾器
- 文中介紹的干擾器能夠產(chǎn)生3種干擾信號：隨機干擾、點頻干擾和掃頻干擾，其中點頻干擾和掃頻干擾是基于單片機對DDS芯片AD9852的控制產(chǎn)生，整個系統(tǒng)的控制靈活、高效。測試結(jié)果表明，系統(tǒng)能夠準(zhǔn)確產(chǎn)生所需要的干擾信號，滿足抗干擾性能測試的需要。雖然本設(shè)計產(chǎn)生的干擾信號位于406 MHz頻段，但這樣的電路結(jié)構(gòu)也可用于其它頻段(需修改VCO、PLL等電路)，例如手機通信頻段，因此本電路結(jié)構(gòu)對其它頻段的應(yīng)用同樣具有借鑒意義。 隨著電子設(shè)備的使用越來越普遍，電子設(shè)備之間的干擾問題也越來越突出，特別是通信設(shè)備的
- 關(guān)鍵字： DDS AD9852
基于DDS的短波射頻頻率源設(shè)計與實現(xiàn)
- 介紹了直接數(shù)字頻率合成(DDS)的結(jié)構(gòu)和原理，并將DDS技術(shù)應(yīng)用于短波射頻通信頻率源中。實現(xiàn)了一種基于單片機+DDS可編程低噪聲頻率源，輸出信號范圍46.5~75 MHz.實驗結(jié)果表明，該頻率源具有頻率分辨率高、相位噪聲低等優(yōu)點，滿足短波射頻通信系統(tǒng)對頻率源的設(shè)計要求。 頻率源是現(xiàn)代短波射頻通信系統(tǒng)的核心，對整個系統(tǒng)的正常運行起著決定性的作用。作為射頻電路與系統(tǒng)的核心設(shè)備，頻率源的好壞關(guān)系著整個系統(tǒng)的穩(wěn)定性。現(xiàn)在的頻率合成技術(shù)正朝著雜散和相位噪聲更低的方向發(fā)展，同時還要求有更寬的頻帶和更高的頻率
- 關(guān)鍵字： DDS 射頻
基于AD9854和FPGA的頻率特性測試儀
- 摘要：基于零中頻正交解調(diào)原理的頻率特性測試儀，用于檢測被測網(wǎng)絡(luò)的幅頻特性和相頻特性。系統(tǒng)采用集成數(shù)字直接頻率合成器AD9854產(chǎn)生雙路恒幅正交余弦信號，作為掃頻信號源，以FPGA為控制核心和運算平臺，結(jié)合濾波器、放大器、混頻器及ADC電路，實現(xiàn)對雙端口網(wǎng)絡(luò)在1-40MHz頻率范圍內(nèi)頻率特性的點頻和掃頻測量，并在LCD屏上實時顯示相頻特性曲線和幅頻特性曲線。 引言 AD9854數(shù)字合成器是高度集成的器件，它采用先進的DDS技術(shù)，片內(nèi)整合了兩路高速、高性能正交D/A轉(zhuǎn)換器，在高穩(wěn)定度時鐘的驅(qū)動
- 關(guān)鍵字： AD9854 FPGA 濾波器 DDS ADC 201504
多模多制式調(diào)制信號發(fā)生技術(shù)
- 摘要：隨著通信行業(yè)以及數(shù)字技術(shù)的不斷發(fā)展，市場上經(jīng)常需要多模通信信號或多制式數(shù)字調(diào)制信號發(fā)生器，本文介紹了采用軟件無線電思想，基于“DDR2+FPGA+DAC+DDS+寬帶調(diào)制器”的硬件結(jié)構(gòu)的信號發(fā)生裝置，實現(xiàn)了TD-SCDMA、WCDMA、TD-LTE、FDD-LTE等多模信號以及BPSK、QPSK、OQPSK、DQPSK、8PSK、16QAM、32QAM、64QAM、2FSK、4FSK、GMSK等數(shù)字調(diào)制信號的發(fā)生，能很好滿足現(xiàn)代信號模擬的實際需求。 1 引言
- 關(guān)鍵字： 多模 調(diào)制信號 FPGA DDS FIR濾波器 201504
【從零開始走進FPGA】教你什么才是真正的任意分頻
- 一、為啥要說任意分頻 也許FPGA中的第一個實驗應(yīng)該是分頻實驗，而不是流水燈，或者LCD1602的"Hello World"顯示，因為分頻的思想在FPGA中極為重要。當(dāng)初安排流水燈，只是為了能讓大家看到效果，來激發(fā)您的興趣(MCU的學(xué)習(xí)也是如此)。 在大部分的教科書中，都會提到如何分頻，包括奇數(shù)分頻，偶數(shù)分頻，小數(shù)分頻等。有些教科書中也會講到任意分頻(半分頻，任意分?jǐn)?shù)分頻)原理，用的是相位與的電路，并不能辦到50%的占空比，也不是很靈活。 但沒有一本教科書會講到精
- 關(guān)鍵字： FPGA DDS
X波段間接式頻率綜合器的設(shè)計
- 1 引言 頻率源是所有電子系統(tǒng)(雷達、通訊、測控、導(dǎo)航等)的基本信號來源，其主要包括固定頻率源和合成頻率源兩類。其中合成頻率源又稱頻率合成(綜合)器，按其構(gòu)成方式可分為直接式和間接式。采用鎖相環(huán)(PLL)技術(shù)的間接頻率合成器目前應(yīng)用最為廣泛。直接模擬頻率合成器(DAS)采用倍頻器、分頻器、混頻器及微波開關(guān)來實現(xiàn)頻率合成，具有最優(yōu)的近端相位噪聲和高速捷變頻特性，但結(jié)構(gòu)復(fù)雜、成本昂貴的特點限制其只能應(yīng)用于雷達等高端領(lǐng)域。直接數(shù)字合成器(DDS)目前也得到了廣泛應(yīng)用，但高性能DDS產(chǎn)品的輸出頻率還有待
- 關(guān)鍵字： X波段 頻率綜合器 DDS
基于DDS的頻譜分析儀設(shè)計
- 1 引言 直接數(shù)字頻率合成(DDS)是近幾年一種新型的頻率合成法，其具有頻率切換速度快，頻率分辨率高，以及便于集成等優(yōu)點。在此，設(shè)計了基于DDS的頻譜分析儀，該頻譜分析儀依據(jù)外差原理，被測信號與本征頻率混頻，實現(xiàn)信號的頻譜分析。 2 系統(tǒng)設(shè)計 圖1給出系統(tǒng)設(shè)計框圖，主要由本機振蕩電路、混頻電路、放大檢波電路、頻譜輸出顯示電路等組成。通過單片機和現(xiàn)場可編程門陣列(FPGA)共同控制AD985l，以產(chǎn)生正弦掃頻輸出信號，然后經(jīng)濾波、程控放大得到穩(wěn)定輸出，與經(jīng)放大處理的被測信號混頻，再經(jīng)放
- 關(guān)鍵字： DDS FPGA AD985l
dds介紹
DDS的簡單介紹
DDS同 DSP（數(shù)字信號處理）一樣，是一項關(guān)鍵的數(shù)字化技術(shù)。DDS是直接數(shù)字式頻率合成器（Direct Digital Synthesizer）的英文縮寫。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時間等優(yōu)點，廣泛使用在電信與電子儀器領(lǐng)域，是實現(xiàn)設(shè)備全數(shù)字化的一個關(guān)鍵技術(shù)。
一塊DDS芯片中主要包括頻率控制寄存器、高速相位累加器和正弦計算 [ 查看詳細(xì) ]
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