<meter id="pryje"><nav id="pryje"><delect id="pryje"></delect></nav></meter>

<label id="pryje"></label>

UWB - 智能物聯(lián)的未來之星，你怎么看他？低功耗Wi-Fi解決方案在智能家居的應(yīng)用和發(fā)展結(jié)合超寬帶測(cè)距和雷達(dá)功能以實(shí)現(xiàn)高級(jí)IoT應(yīng)用來這里瞧瞧NXP技術(shù)培訓(xùn)視頻吧>>

我要投稿 | 手機(jī)版

首頁　資訊　商機(jī) 　下載　拆解　高校　招聘　雜志　會(huì)展　 EETV　百科　問答　電路圖　工程師手冊(cè) 　 Datasheet　 100例　活動(dòng)中心　 E周刊閱讀　樣片申請(qǐng)

EEPW首頁 >> 主題列表 >> dsp＋fpga

dsp＋fpga 文章進(jìn)入dsp＋fpga技術(shù)社區(qū)

利用Xilinx FPGA實(shí)現(xiàn)高效并行實(shí)時(shí)上采樣

本文介紹一種使用Virtex-6器件和免費(fèi)WebPACK工具實(shí)現(xiàn)實(shí)時(shí)四倍上采樣的方法。許多信號(hào)處理應(yīng)用都需要進(jìn)行上采樣。從概念上講，對(duì)數(shù)據(jù)向量進(jìn)行M倍上采樣的最簡單方法是用實(shí)際頻率分量數(shù)的(M-1)倍個(gè)零填充數(shù)據(jù)向量的離散
關(guān)鍵字： Xilinx FPGA 采樣

利用FPGA對(duì)大規(guī)模MIMO信道進(jìn)行特性描述

多用戶MIMO(MUMIMO)是一種無線通信技術(shù)，采用基礎(chǔ)架構(gòu)節(jié)點(diǎn)(例如基站和接入點(diǎn))上的多個(gè)天線為多個(gè)客戶同時(shí)提供服務(wù)。MU-MIMO是未來無線標(biāo)準(zhǔn)中必不可少的組成部分，有望為繁忙的網(wǎng)絡(luò)帶來顯著的性能提升。人們預(yù)想隨著無
關(guān)鍵字： FPGA MIMO

基于FPGA高速大容量數(shù)據(jù)采集與存儲(chǔ)系統(tǒng)

大容量數(shù)據(jù)采集與存儲(chǔ)系統(tǒng)在工業(yè)自動(dòng)化生產(chǎn)、國防和軍事監(jiān)控及環(huán)境監(jiān)測(cè)等方面被廣泛應(yīng)用。為了能夠完整、準(zhǔn)確地捕獲到各種信號(hào)或者故障發(fā)生時(shí)的特征信號(hào)，需要對(duì)其進(jìn)行狀態(tài)監(jiān)測(cè)，并且要求監(jiān)測(cè)系統(tǒng)具備長時(shí)間連續(xù)采集
關(guān)鍵字：數(shù)據(jù)采集存儲(chǔ) FPGA

基于FPGA的車電總線接口技術(shù)研究

為提高集成架構(gòu)中車電總線通信速率，結(jié)合綜合化處理系統(tǒng)項(xiàng)目要求，采用雙總線結(jié)合的方式，利用CAN總線和FlexRay總線實(shí)現(xiàn)功能及搭配上的互補(bǔ)，提出一種基于現(xiàn)場(chǎng)可編程門陣列(FPGA)的總線接口單元設(shè)計(jì)方案。通過FPGA完
關(guān)鍵字： FPGA FlexRay總線 CAN總線總線接口

FPGA復(fù)位的可靠性設(shè)計(jì)方法

對(duì)FPGA設(shè)計(jì)中常用的復(fù)位設(shè)計(jì)方法進(jìn)行了分類、分析和比較。針對(duì)FPGA在復(fù)位過程中存在不可靠復(fù)位的現(xiàn)象，提出了提高復(fù)位設(shè)計(jì)可靠性的4種方法，包括清除復(fù)位信號(hào)上的毛刺、異步復(fù)位同步釋放、采用專用全局異步復(fù)位/置位
關(guān)鍵字： FPGA 復(fù)位可靠性同步復(fù)位異步復(fù)位

基于FPGA的數(shù)字存儲(chǔ)示波器對(duì)外圍芯片的控制設(shè)計(jì)

數(shù)字存儲(chǔ)示波器作為測(cè)試技術(shù)的重要工具，被廣泛應(yīng)用于各個(gè)領(lǐng)域，并逐步取代傳統(tǒng)模擬示波器。其采樣數(shù)據(jù)是波形運(yùn)算和分析的基礎(chǔ)，直接影響到整個(gè)數(shù)字存儲(chǔ)示波器的準(zhǔn)確性。從這點(diǎn)出來，提出采用現(xiàn)場(chǎng)可編程邏輯器件(
關(guān)鍵字：數(shù)字存儲(chǔ)示波器 FPGA

基于FPGA的RS(255，239)編譯碼器設(shè)計(jì)及實(shí)現(xiàn)方法

RS(Reed—Solomon)編碼是一種具有較強(qiáng)糾錯(cuò)能力的多進(jìn)制BCH編碼，其既可糾正隨機(jī)錯(cuò)誤，又可糾正突發(fā)錯(cuò)誤。RS編譯碼器廣泛應(yīng)用于通信和存儲(chǔ)系統(tǒng)，為解決高速存儲(chǔ)器中數(shù)據(jù)可靠性的問題，文中提出了RS編碼的實(shí)現(xiàn)方
關(guān)鍵字： RS編譯碼 FPGA 伽羅華域 BM算法 Chien搜索

多通道實(shí)時(shí)陣列信號(hào)處理系統(tǒng)的設(shè)計(jì)

摘要：以全數(shù)字化信號(hào)產(chǎn)生和數(shù)字波束形成處理為基礎(chǔ)的數(shù)字化陣列雷達(dá)已成為當(dāng)代相控陣?yán)走_(dá)技術(shù)發(fā)展的一個(gè)重要趨勢(shì)，本文針對(duì)現(xiàn)代數(shù)字化陣列雷達(dá)對(duì)多通道數(shù)據(jù)采集和實(shí)時(shí)處理的需求，設(shè)計(jì)了一種基于FPGA的多通道實(shí)時(shí)陣
關(guān)鍵字：陣列信號(hào) 多通道采集 FPGA 數(shù)字波束合成

FPGA與ADC數(shù)字?jǐn)?shù)據(jù)輸出的接口及LVDS應(yīng)用訣竅

現(xiàn)場(chǎng)可編程門陣列(FPGA)與模數(shù)轉(zhuǎn)換器(ADC)輸出的接口是一項(xiàng)常見的工程設(shè)計(jì)挑戰(zhàn)。本文簡要介紹各種接口協(xié)議和標(biāo)準(zhǔn)，并提供有關(guān)在高速數(shù)據(jù)轉(zhuǎn)換器實(shí)現(xiàn)方案中使用LVDS的應(yīng)用訣竅和技巧。接口方式和標(biāo)準(zhǔn)現(xiàn)場(chǎng)可編程門陣列
關(guān)鍵字： FPGA ADC LVDS JESD204 接口方式

完善FPGA系統(tǒng)設(shè)計(jì)的三原則

一，面積與速度的平衡互換原則這里的面積指的是FPGA的芯片資源，包括邏輯資源和I/O資源等;這里的速度指的是FPGA工作的最高頻率(和DSP或者ARM不同，F(xiàn)PGA設(shè)計(jì)的工作頻率是不固定的，而是和設(shè)計(jì)本身的延遲緊密相連)。
關(guān)鍵字： FPGA 系統(tǒng)設(shè)計(jì) 設(shè)計(jì)原則

基于DSP的某導(dǎo)航計(jì)算機(jī)模塊的設(shè)計(jì)

摘要：隨著現(xiàn)代導(dǎo)航技術(shù)的發(fā)展，慣性導(dǎo)航作為一種自主導(dǎo)航技術(shù)已經(jīng)廣泛應(yīng)用于多種武器系統(tǒng)中，而導(dǎo)航計(jì)算機(jī)又是捷聯(lián)式慣導(dǎo)的核心部件。文章提出了一種采用基于DSP的某型導(dǎo)航計(jì)算機(jī)模塊的解決方案，設(shè)計(jì)方案采用雙處理
關(guān)鍵字： DSP CAN FPGA 光電隔離慣導(dǎo)

Arria 10及Stratix 10 FPGA和SoC性能、集成度和功耗實(shí)現(xiàn)突破

Altera日前推出該公司第10代FPGA和SoC(芯片系統(tǒng))，Altera公司產(chǎn)品營銷資深總監(jiān)Patrick Dorsey表示，第10代器件在工藝技術(shù)和體系結(jié)構(gòu)基礎(chǔ)上都進(jìn)行了優(yōu)化，以最低功耗實(shí)現(xiàn)了業(yè)界最好的性能和水平最高的系統(tǒng)集成度。首
關(guān)鍵字： FPGA EDA 集成

FPGA在高清低碼流視頻編碼中應(yīng)用案例

3G網(wǎng)絡(luò)和智能手機(jī)的迅速普及推動(dòng)了移動(dòng)互聯(lián)網(wǎng)的發(fā)展，為安防網(wǎng)絡(luò)從局域網(wǎng)擴(kuò)展到移動(dòng)互聯(lián)網(wǎng)提供了條件。通過對(duì)移動(dòng)互聯(lián)網(wǎng)的上行帶寬和下行帶寬的實(shí)測(cè)可以知，512 Kbps是一個(gè)有效而且可靠的帶寬值，如果能夠在這個(gè)帶
關(guān)鍵字： FPGA 視頻編碼

三柵極技術(shù)給FPGA帶來突破性優(yōu)勢(shì)

本文考察了半導(dǎo)體制造業(yè)中晶體管設(shè)計(jì)從傳統(tǒng)平面向3D結(jié)構(gòu)轉(zhuǎn)化的影響，以及其對(duì)可編程邏輯器件性能的顯著提升。引言2013年2月，Altera公司與Intel公司共同宣布了Altera下一代最高性能FPGA產(chǎn)品的生產(chǎn)將獨(dú)家采用Intel的
關(guān)鍵字：三柵極 FPGA 3D結(jié)構(gòu) 可編程邏輯器件

克服FPGA電路板設(shè)計(jì)挑戰(zhàn)

如果你在采用FPGA的電路板設(shè)計(jì)方面的經(jīng)驗(yàn)很有限或根本沒有，那么在新的項(xiàng)目中使用FPGA的前景就十分堪憂——特別是如果FPGA是一個(gè)有1000個(gè)引腳的大塊頭。繼續(xù)閱讀本文將有助于你的FPGA選型和設(shè)計(jì)過程，并且
關(guān)鍵字：電路板開發(fā)板引腳分配 FPGA SSN

共9873條 122/659 |‹ « 120 121 122 123 124 125 126 127 128 129 » ›|

dsp＋fpga介紹

您好，目前還沒有人創(chuàng)建詞條dsp＋fpga!
歡迎您創(chuàng)建該詞條，闡述對(duì)dsp＋fpga的理解，并與今后在此搜索dsp＋fpga的朋友們分享。創(chuàng)建詞條

dsp＋fpga電路

利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開關(guān)電源設(shè)計(jì)的方法
一種基于DSP和USB的指紋識(shí)別系統(tǒng)設(shè)計(jì)
基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)設(shè)計(jì)與優(yōu)化
基于FPGA+DSP遠(yuǎn)程監(jiān)控器設(shè)計(jì)與實(shí)現(xiàn)

dsp＋fpga相關(guān)帖子

在米爾FPGA開發(fā)板上實(shí)現(xiàn)TinyYOLOV4，助力AIoT應(yīng)用
在米爾電子MPSOC實(shí)現(xiàn)12GSDI視頻采集H.265壓縮SGMII萬兆以太網(wǎng)推流
MCU、DSP、PLC的優(yōu)缺點(diǎn)對(duì)比
RDMA IP 設(shè)計(jì)簡介
詳解FPGA六大應(yīng)用領(lǐng)域
科普：到底什么是ASIC和FPGA？
fpga控制w5500發(fā)不出廣播
高云FPGA（GW1NR-LV9）使用串口IP無法通信

dsp＋fpga資料下載

基于FPGA的數(shù)字存儲(chǔ)示波器設(shè)計(jì)與實(shí)現(xiàn)
基于DSP和PC的農(nóng)業(yè)機(jī)器人控制系統(tǒng)
基于DSP的工業(yè)機(jī)器人控制器的設(shè)計(jì)與實(shí)現(xiàn)
基于DSP的高壓訓(xùn)線機(jī)器人數(shù)字化控制器
使用FPGA的超聲波測(cè)距資料合集免費(fèi)下載
如何使用FPGA實(shí)現(xiàn)BP神經(jīng)網(wǎng)絡(luò)的仿真線設(shè)計(jì)
基于UDP協(xié)議和FPGA的點(diǎn)到點(diǎn)數(shù)據(jù)傳輸方案
如何使用FPGA實(shí)現(xiàn)低成本網(wǎng)絡(luò)數(shù)據(jù)傳輸存儲(chǔ)系統(tǒng)

dsp＋fpga專欄文章

熱門主題

樹莓派 linux

關(guān)于我們 - 廣告服務(wù) - 企業(yè)會(huì)員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機(jī)EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社版權(quán)所有北京東曉國際技術(shù)信息咨詢有限公司

京ICP備12027778號(hào)-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473

看屁屁www成人影院,亚洲人妻成人图片,亚洲精品成人午夜在线,日韩在线欧美成人 (function(){ var bp = document.createElement('script'); var curProtocol = window.location.protocol.split(':')[0]; if (curProtocol === 'https') { bp.src = 'https://zz.bdstatic.com/linksubmit/push.js'; } else { bp.src = 'http://push.zhanzhang.baidu.com/push.js'; } var s = document.getElementsByTagName("script")[0]; s.parentNode.insertBefore(bp, s); })();