dsp＋fpga 文章進(jìn)入dsp＋fpga技術(shù)社區(qū)

基于OV6630圖像傳感器和DSP的圖像采集系統(tǒng)設(shè)計(jì)

　　0 引言　　DSP是基于可編程超大規(guī)模集成電路和計(jì)算機(jī)技術(shù)發(fā)展起來(lái)的一門(mén)重要技術(shù)，DSP芯片的快速數(shù)據(jù)采集與處理功能以及片上集成的各種功能模塊為DSP應(yīng)用于各種場(chǎng)合提供了極大的方便。而CMOS圖像傳感器與CCD相比，由于CMOS圖像傳感器能將時(shí)序處理電路和圖像信號(hào)的前端放大與數(shù)字化部分集成　于一個(gè)芯片內(nèi)，因而其發(fā)展一直受到業(yè)界的高度重視。現(xiàn)在，隨著技術(shù)與工藝的發(fā)展，CMOS圖像傳感器不僅在噪聲上得到了有效改善，而且分辨率也得到了明顯提高。CMOS圖像傳感器將以其低廉的價(jià)格、實(shí)用的圖像質(zhì)量、高集成
關(guān)鍵字： OV6630 DSP

基于FPGA的圖像傳感器驅(qū)動(dòng)設(shè)計(jì)

　　汽車(chē)在給人們生活帶來(lái)便利的同時(shí)也帶來(lái)了交通事故。其中超速行駛是造成交通事故的重要隱患之一。據(jù)研究表明，目前針對(duì)車(chē)輛超速行駛情況的道路抓拍系統(tǒng)中所使用的圖像傳感器大多為小面陣器件，普遍為100萬(wàn)～200萬(wàn)像素,從而導(dǎo)致抓拍圖像的像素比較低、能夠同時(shí)抓拍的車(chē)道數(shù)較少等等問(wèn)題。面對(duì)這一系列問(wèn)題，大面陣的圖像傳感器便逐漸成了人們關(guān)注的熱點(diǎn)。在設(shè)計(jì)過(guò)程中，分析了具有500萬(wàn)像素的CMOS圖像傳感器MT9P401的工作模式,選用QuartusⅡ做為開(kāi)發(fā)工具，使用Verilog HDL語(yǔ)言對(duì)驅(qū)動(dòng)電路設(shè)計(jì)方案進(jìn)行了硬
關(guān)鍵字： FPGA 圖像傳感器

基于FPGA的雙圖像傳感器設(shè)計(jì)方案

　　當(dāng)人們考慮有兩個(gè)圖像傳感器的應(yīng)用時(shí)，首先很可能想到的是一個(gè)三維攝相機(jī)。不過(guò)，也有許多設(shè)計(jì)可以通過(guò)使用來(lái)自?xún)蓚€(gè)圖像傳感器的數(shù)據(jù)進(jìn)行改善;一個(gè)例子是汽車(chē)司機(jī)錄像機(jī)(CDR)的黑盒子，這通常是安裝在后視鏡附近，擁有兩個(gè)攝像機(jī)(圖1)。一個(gè)攝像機(jī)朝向擋風(fēng)玻璃，而另一個(gè)攝像機(jī)指向司機(jī)。在本地的存儲(chǔ)器芯片中存儲(chǔ)攝像機(jī)的視頻，如果有意外事故或疑問(wèn)，可以進(jìn)行檢索。　　基于FPGA的雙圖像傳感器設(shè)計(jì)方案.pdf
關(guān)鍵字： FPGA 圖像傳感器

【從零開(kāi)始走進(jìn)FPGA】隨心所欲——DIY 系統(tǒng)板

　　就算你代碼再怎么牛逼，硬件描述語(yǔ)言再怎么熟練，沒(méi)有認(rèn)知FPGA的工作原理，一切都是浮云。因此，在真正開(kāi)始實(shí)戰(zhàn)演練之前，Bingo將首先介紹FPGA最小工作配置要求，以及一些基本的外設(shè)，并通過(guò)DIY CPLD/FPGA系統(tǒng)板案例的分析講解，用淺顯易懂的語(yǔ)言，讓初學(xué)者深刻認(rèn)識(shí)CPLD/FPGA的工作原理，能夠有一個(gè)更深刻的軟硬件思維。　　一、Altium Designer 09 winter 軟件介紹　　　　Layout的軟件有很多，包括Altium Designer、P
關(guān)鍵字： FPGA CPLD DIY

零基礎(chǔ)學(xué)FPGA（八）手把手解析時(shí)序邏輯乘法器代碼

　　上次看了一下關(guān)于乘法器的Verilog代碼，有幾個(gè)地方一直很迷惑，相信很多初學(xué)者看這段代碼一定跟我當(dāng)初一樣，看得一頭霧水，在網(wǎng)上也有一些網(wǎng)友提問(wèn)，說(shuō)這段代碼不好理解，今天小墨同學(xué)就和大家一起來(lái)看一下這段代碼，我會(huì)親自在草稿紙上演算，盡量把過(guò)程寫(xiě)的詳細(xì)些，讓更多的人了解乘法器的設(shè)計(jì)思路。　　下面是一段16位乘法器的代碼，大家可以先瀏覽一下，之后我再做詳細(xì)解釋　　module mux16( 　　clk,rst_n, 　　start,ain,bin,yout,done 　　); 　　inpu
關(guān)鍵字： FPGA Verilog 時(shí)序邏輯

20個(gè)Nios Ⅱ的經(jīng)典設(shè)計(jì)，提供軟硬件架構(gòu)、流程、算法

　　Nios Ⅱ嵌入式處理器是ALTERA公司推出的采用哈佛結(jié)構(gòu)、具有32位指令集的第二代片上可編程的軟核處理器, 其最大優(yōu)勢(shì)和特點(diǎn)是模塊化的硬件結(jié)構(gòu), 以及由此帶來(lái)的靈活性和可裁減性。本文基于Nios Ⅱ介紹20款經(jīng)典設(shè)計(jì)方案，供大家參考。　　基于NiosⅡ的U盤(pán)安全控制器設(shè)計(jì) 　　本文針對(duì)U盤(pán)的安全隱患，分析目前較為常見(jiàn)的解決方法，利用SoPC技術(shù)，設(shè)計(jì)實(shí)現(xiàn)了一款基于NiosⅡ處理器的U盤(pán)安全控制器。該控制器位于PC機(jī)和U盤(pán)之間，通過(guò)對(duì)U盤(pán)進(jìn)行扇區(qū)級(jí)的加解密操作，將普通U盤(pán)升級(jí)為安全U盤(pán)，保證U
關(guān)鍵字： ALTERA FPGA SoPC

基于NiosⅡ的直流電機(jī)PID調(diào)速控制系統(tǒng)設(shè)計(jì)與應(yīng)用方案

　　引言　　以往的直流電機(jī)調(diào)速系統(tǒng)通常采用單片機(jī)或DSP進(jìn)行控制，而單片機(jī)需要使用大量的外圍電路，且系統(tǒng)的可升級(jí)性差，如更換控制器，往往要對(duì)整個(gè)軟硬件進(jìn)行重新設(shè)計(jì)，可重用性不高。而采用DSP作為主要控制器，如果碰到處理多任務(wù)系統(tǒng)時(shí)，一片DSP不能勝任，這時(shí)就需要再擴(kuò)展一片DSP或者FPGA芯片來(lái)輔助控制，從而實(shí)行雙芯片控制模式。但這樣做，既增加了兩個(gè)處理器之間同步和通信的負(fù)擔(dān)，又使系統(tǒng)實(shí)時(shí)性變壞，延長(zhǎng)系統(tǒng)開(kāi)發(fā)時(shí)間。基于以上此類(lèi)問(wèn)題，本文提出了采用Altera公司推出的NiosⅡ軟核來(lái)控制直流電機(jī)調(diào)速系
關(guān)鍵字： PID NiosⅡ FPGA

一種基于NiosⅡ的可重構(gòu)DSP系統(tǒng)設(shè)計(jì)

　　引言　　為了解決傳統(tǒng)DSP所面臨的速度低、硬件結(jié)構(gòu)不可重構(gòu)、開(kāi)發(fā)升級(jí)周期長(zhǎng)和不可移植等問(wèn)題，本文應(yīng)用Altera公司推出的NiosII嵌入式軟核處理器，提出了一種具有常規(guī)DSP的NiosII系統(tǒng)功能SOPC解決方案。由于可編程的NiosII核含有許多可配置的接口模塊，用戶(hù)可根據(jù)設(shè)計(jì)要求，利用QuartusII和SOPC Builder對(duì)NiosII及其外圍系統(tǒng)進(jìn)行構(gòu)建。用戶(hù)還可通過(guò)Matlab和DSP Builder，或直接用VHDL等硬件描述語(yǔ)言，為NiosII嵌入式處理器設(shè)計(jì)各類(lèi)硬件模塊，并以
關(guān)鍵字： DSP NiosII SOPC

基于NiosⅡ處理器的多功能計(jì)數(shù)器系統(tǒng)設(shè)計(jì)

　　系統(tǒng)以FPGA為核心,通過(guò)對(duì)正弦信號(hào)進(jìn)行濾波、放大整形后得到標(biāo)準(zhǔn)的方波,由FPGA對(duì)其頻率、周期及相位差進(jìn)行測(cè)量。頻率、周期測(cè)量采用等精度測(cè)量法,其具有精度高的特點(diǎn);相位差測(cè)量采用鑒相器分辨出相位差后測(cè)量其高電平所占比例測(cè)量。摒棄傳統(tǒng)的FPGA+單片機(jī)方案,利用SOPC Builder在FPGA上構(gòu)建Nios Ⅱ處理器對(duì)測(cè)量的數(shù)據(jù)進(jìn)行數(shù)據(jù)處理及顯示,實(shí)現(xiàn)了頻率、周期、相位差測(cè)量的片上系統(tǒng)(SOPC),提高了系統(tǒng)的穩(wěn)定性、降低了布線(xiàn)難度。　　基于Nios_處理器的多功能計(jì)數(shù)器系統(tǒng)設(shè)計(jì).pdf
關(guān)鍵字： NiosⅡ 多功能計(jì)數(shù)器 FPGA

基于NiosⅡ的1553B總線(xiàn)通訊模塊設(shè)計(jì)與開(kāi)發(fā)

　　自2005年9月LXI總線(xiàn)推出以來(lái)，已經(jīng)顯示出其組建測(cè)試系統(tǒng)的眾多優(yōu)點(diǎn)?；贚XI總線(xiàn)組建測(cè)試系統(tǒng)具有易于使用、靈活性高、模塊化和可擴(kuò)縮性、實(shí)現(xiàn)更快的系統(tǒng)吞吐率、可分布式應(yīng)用、長(zhǎng)壽命、低成本、通過(guò)IEEE1588時(shí)鐘同步、機(jī)架空間小、合成儀器等諸多優(yōu)點(diǎn)。　　1553B總線(xiàn)的全名為“時(shí)分制指令/響應(yīng)式多路傳輸數(shù)據(jù)總線(xiàn)”，國(guó)內(nèi)多型戰(zhàn)斗機(jī)、軍艦等武器平臺(tái)都采用其作為傳輸總線(xiàn)。因此研制基于LXI總線(xiàn)的1553B通訊模塊，不僅能滿(mǎn)足多型武器裝備對(duì)1553B總線(xiàn)的測(cè)試需求，也對(duì)LXI總
關(guān)鍵字： NiosⅡ 1553B FPGA

晶振的作用—有用就是任性

1. 晶振的作用--晶振的基本概念　　晶振是電路中常用用的時(shí)鐘元件，全稱(chēng)是叫晶體震蕩器，它是利用具有壓電效應(yīng)的石英晶體片制成的。其作用在于產(chǎn)生原始的時(shí)鐘頻率，這個(gè)頻率經(jīng)過(guò)頻率發(fā)生器的放大或縮小后就成了電腦中各種不同的總線(xiàn)頻率。由于石英諧振器具有體積小、重量輕、可靠性高、頻率穩(wěn)定度高等優(yōu)點(diǎn)，被應(yīng)用于家用電器和通信設(shè)備中。石英諧振器因具有極高的頻率穩(wěn)定性，故主要用在要求頻率十分穩(wěn)定的振蕩電路中作諧振元件。 2. 晶振的作用--晶振的符號(hào)表示　　晶振在結(jié)構(gòu)上分為兩只腳的晶振和三只腳的晶振，它們?cè)陔?/li>
關(guān)鍵字：晶振 DSP datasheet 晶振的作用

京微雅格FPGA的仿真方法

　　京微雅格是世界上除美國(guó)硅谷以外唯一自主研發(fā)并成功量產(chǎn)現(xiàn)場(chǎng)可編程邏輯(FPGA)芯片的公司，目前擁有數(shù)百項(xiàng)技術(shù)專(zhuān)利和近百款產(chǎn)品。目前，已經(jīng)有越來(lái)越多的用戶(hù)都開(kāi)始使用國(guó)產(chǎn)FPGA來(lái)做自己的設(shè)計(jì)，然而在FPGA的開(kāi)發(fā)過(guò)程中，免不了要對(duì)設(shè)計(jì)進(jìn)行仿真。京微雅格的FPGA是支持在modelsim中進(jìn)行仿真的。　　京微雅格的FPGA需要在Primace軟件中進(jìn)行開(kāi)發(fā)，為了便于客戶(hù)進(jìn)行仿真設(shè)計(jì)，在Primace5.0及以上版本都支持在工程中直接調(diào)用仿真工具M(jìn)odelsim。同時(shí)，也支持在modelsim中直接進(jìn)行
關(guān)鍵字：京微雅格 FPGA 仿真

上海盈方微電子獲得CEVA-TeakLite-4 音頻/語(yǔ)音DSP內(nèi)核授權(quán)許可

　　全球領(lǐng)先的硅產(chǎn)品知識(shí)產(chǎn)權(quán)(SIP)平臺(tái)解決方案和數(shù)字信號(hào)處理器(DSP)內(nèi)核授權(quán)廠(chǎng)商CEVA公司宣布，上海盈方微電子(Shanghai InfoTM Microelectronics)已經(jīng)獲得CEVA-TeakLite-4 DSP授權(quán)許可，在面向智能手機(jī)、平板電腦和其它移動(dòng)設(shè)備的下一代應(yīng)用處理器中支持先進(jìn)的音頻功能。　　上海盈方微電子產(chǎn)品總監(jiān)Kurt Zhang介紹說(shuō)：“經(jīng)過(guò)詳細(xì)的篩選過(guò)程，CEVA-TeakLite-4 DSP證明是實(shí)現(xiàn)下一代應(yīng)用處理器所需高性能音頻處理功能的最低功耗
關(guān)鍵字： DSP CEVA 內(nèi)核

利用Spartan-3 FPGA實(shí)現(xiàn)高性能DSP功能

　　Spartan-3 FPGA能以突破性的價(jià)位點(diǎn)實(shí)現(xiàn)嵌入式DSP功能。本文闡述了Spartan-3 FPGA針對(duì)DSP而優(yōu)化的特性，并通過(guò)實(shí)現(xiàn)示例分析了它們?cè)谛阅芎统杀旧系膬?yōu)勢(shì)。　　所有低成本的FPGA都以頗具吸引力的價(jià)格提供基本的邏輯性能，并能滿(mǎn)足廣泛的多用途設(shè)計(jì)需求。然而，當(dāng)考慮在FPGA構(gòu)造中嵌入DSP功能時(shí)，必須選擇高端FPGA以獲得諸如嵌入式乘法器和分布式存儲(chǔ)器等平臺(tái)特性。　　Spartan-3 FPGA的面世改變了嵌入式DSP的應(yīng)用前景。雖然Spartan-3系列器件的價(jià)位可能較低，
關(guān)鍵字：賽靈思 FPGA Spartan-3

意法半導(dǎo)體(ST)與米蘭理工大學(xué)通過(guò)PFGA合作開(kāi)發(fā)FASTER 3D圖形應(yīng)用系統(tǒng)

　　橫跨多重電子應(yīng)用領(lǐng)域、全球領(lǐng)先的半導(dǎo)體供應(yīng)商意法半導(dǎo)體(STMicroelectronics，簡(jiǎn)稱(chēng)ST)宣布對(duì)基于射線(xiàn)跟蹤 (ray-tracing) 技術(shù)的實(shí)驗(yàn)性3D圖形應(yīng)用系統(tǒng)進(jìn)行測(cè)試驗(yàn)證。該解決方案采用一顆與現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA, Field-Programmable Gate Array) 相連、基于ARM®處理器的測(cè)試芯片。FASTER 研發(fā)項(xiàng)目以“簡(jiǎn)化分析合成技術(shù)，實(shí)現(xiàn)有效配置”為目標(biāo)，是意法半導(dǎo)體與米蘭理工大學(xué) (Politecnico di Mi
關(guān)鍵字：意法半導(dǎo)體 FPGA GPU