dsp＋fpga 文章進(jìn)入dsp＋fpga技術(shù)社區(qū)

基于DSP6713實(shí)現(xiàn)的IIR格型自適應(yīng)濾波器

摘要：區(qū)別于普通的FIR，IIR濾波器，為了使濾波器能夠按照某種準(zhǔn)則自動(dòng)且較快地達(dá)到最佳濾波效果，采用了LMS自適應(yīng)算法和格型濾波結(jié)構(gòu)相結(jié)合的方法。它利用DSP技術(shù)在TMS320C6713開(kāi)發(fā)板上構(gòu)建了驗(yàn)證該音頻信號(hào)處理算法
關(guān)鍵字： 6713 DSP IIR 自適應(yīng)濾波器

基于CPLD的DSP與聲卡的接口技術(shù)

基于CPLD的DSP與聲卡的接口技術(shù),1引言使用復(fù)雜可編程邏輯器件(CPLD)可提高系統(tǒng)集成度、降低噪聲、增強(qiáng)系統(tǒng)可靠性并降低成本，同時(shí)它不僅具有電擦除特性，而且出現(xiàn)了邊緣掃描及在線編程等高級(jí)特性，因而可用于狀態(tài)機(jī)、同步、譯碼、解碼、計(jì)數(shù)、總線接
關(guān)鍵字：接口技術(shù) 聲卡 DSP CPLD 基于

基于DSP的模擬電路診斷系統(tǒng)的實(shí)現(xiàn)

基于DSP的模擬電路診斷系統(tǒng)的實(shí)現(xiàn),摘要：以現(xiàn)代測(cè)試技術(shù)、信號(hào)處理、信息融合等理論為基礎(chǔ)，以神經(jīng)網(wǎng)絡(luò)在模擬電路故障診斷中的應(yīng)用為主線，深入研究了模擬電路的故障特征提取和故障診斷方法，用TMS320F2812對(duì)選定的待測(cè)電路在元件存在容差的條件下，實(shí)
關(guān)鍵字：系統(tǒng) 實(shí)現(xiàn) 診斷電路 DSP 模擬基于

基于FPGA的語(yǔ)音信號(hào)實(shí)時(shí)處理

摘要：介紹一種在語(yǔ)音識(shí)別系統(tǒng)中運(yùn)用FPGA技術(shù)對(duì)語(yǔ)音信號(hào)進(jìn)行前期實(shí)時(shí)處理的方法。利用DSPBuilder設(shè)計(jì)信...
關(guān)鍵字： FPGA 語(yǔ)音

TMS320VC5509在線燒寫(xiě)Flash并自舉啟動(dòng)方法研究

摘要：為了解決TMS320VC55X系列DSP系統(tǒng)程序代碼的保存問(wèn)題，設(shè)計(jì)了一種利用JTAG接口，在線燒寫(xiě)Flash并實(shí)現(xiàn)自舉...
關(guān)鍵字： DSP TMS320VC5509 自舉啟動(dòng) 在線編程

AVS解碼器在DSP平臺(tái)上的優(yōu)化

AVS(Audio Video Coding STandard)是由我國(guó)數(shù)字音視頻標(biāo)準(zhǔn)工作組制定的具有自主知識(shí)產(chǎn)權(quán)的第二代音視頻壓縮準(zhǔn)。AVS實(shí)行1 元專(zhuān)利費(fèi)用的原則，相比其它音視頻編解碼標(biāo)準(zhǔn)具有編碼效率高、專(zhuān)利費(fèi)用低、授權(quán)模式簡(jiǎn)單等優(yōu)勢(shì)
關(guān)鍵字：優(yōu)化平臺(tái) DSP 解碼器 AVS

基于DSP的QPSK調(diào)制器的設(shè)計(jì)

四相相移鍵控調(diào)制（QuaternaryPhaseShiftKeying，QPSK）是一種線性窄帶數(shù)字調(diào)制技術(shù)，它已經(jīng)在數(shù)字調(diào)制技術(shù)中占...
關(guān)鍵字： QPSK調(diào)制 DSP Builder QuartusII

基于FPGA雷達(dá)成像方位脈沖壓縮系統(tǒng)的設(shè)計(jì)

　　合成孔徑雷達(dá)成像算法中較為成熟和應(yīng)用廣泛的算法主要有距離-多普勒(R-D)算法和線性調(diào)頻變標(biāo)(CS)算法。R-D算法復(fù)雜度相對(duì)較低，運(yùn)算比較簡(jiǎn)單，雖然其成像質(zhì)量并不高，但是相比對(duì)穩(wěn)定性、存儲(chǔ)空間、功耗與實(shí)時(shí)性要求都很高的實(shí)時(shí)SAR成像系統(tǒng)，其應(yīng)用十分廣泛。在整個(gè)有距離-多普勒(R-D)算法中方位脈沖壓縮系統(tǒng)是設(shè)計(jì)的關(guān)鍵。隨著FPGA芯片突飛猛進(jìn)的發(fā)展，實(shí)時(shí)雷達(dá)成像方位脈沖壓縮系統(tǒng)在FPGA上實(shí)現(xiàn)變成了可能。　　1 脈沖壓縮及方位脈沖壓縮系統(tǒng)的結(jié)構(gòu) 　　1．1 脈沖壓縮的基本原理　　實(shí)現(xiàn)脈沖壓
關(guān)鍵字： Xilinx FPGA

基于FPGA的步進(jìn)電機(jī)控制器設(shè)計(jì)

　　步進(jìn)電機(jī)是一種將電脈沖信號(hào)轉(zhuǎn)換成相應(yīng)的角位移的特殊電機(jī)，每改變一次通電狀態(tài)，步進(jìn)電機(jī)的轉(zhuǎn)子就轉(zhuǎn)動(dòng)一步。目前大多數(shù)步進(jìn)電機(jī)控制器需要主控制器發(fā)送時(shí)鐘信號(hào)，并且要至少一個(gè)I／O口來(lái)輔助控制和監(jiān)控步進(jìn)電機(jī)的運(yùn)行情況。在單片機(jī)或DSP的應(yīng)用系統(tǒng)中，經(jīng)常配合CPLD或者FPGA來(lái)實(shí)現(xiàn)特定的功能。本文介紹通過(guò)FPGA實(shí)現(xiàn)的步進(jìn)電機(jī)控制器。該控制器可以作為單片機(jī)或DSP的一個(gè)直接數(shù)字控制的外設(shè)，只需向控制器的控制寄存器和分頻寄存器寫(xiě)入數(shù)據(jù)，即町實(shí)現(xiàn)對(duì)步進(jìn)電機(jī)的控制。　　1 步進(jìn)電機(jī)的控制原理　　步進(jìn)電機(jī)是數(shù)
關(guān)鍵字： Xinlinx 步進(jìn)電機(jī) FPGA

為什么嵌入式開(kāi)發(fā)人員要使用FPGA？

　　在一個(gè)領(lǐng)域中，如果唯一不變的是變化，那么不需要對(duì)電子技術(shù)和設(shè)計(jì)方法的發(fā)展變化做多少回顧，就能見(jiàn)證到變化是如何使設(shè)計(jì)工程師能夠創(chuàng)建出下一代創(chuàng)新產(chǎn)品。微處理器得到大規(guī)模應(yīng)用后，價(jià)廉物美的新技術(shù)為基于軟件的革新性電子產(chǎn)品設(shè)計(jì)打開(kāi)了大門(mén)，這就是一個(gè)很好的例子。簡(jiǎn)言之，把設(shè)計(jì)的主要元素——在這兒是控制“智能”——轉(zhuǎn)入到軟領(lǐng)域后，設(shè)計(jì)工程師就可以在更短時(shí)間內(nèi)創(chuàng)建出更好、更智能、更廉價(jià)的產(chǎn)品。　　這個(gè)變化意味著嵌入式軟件開(kāi)發(fā)人員是當(dāng)今定義電
關(guān)鍵字： Xilinx 嵌入式 FPGA

FPGA如何改變改變嵌入設(shè)計(jì)格局？

　　由于經(jīng)濟(jì)下滑損及開(kāi)發(fā)預(yù)算減少，嵌入系統(tǒng)設(shè)計(jì)者正在轉(zhuǎn)向FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）技術(shù)，以縮減開(kāi)發(fā)周期、對(duì)抗設(shè)備老化以及簡(jiǎn)化產(chǎn)品升級(jí)。通過(guò)采用數(shù)量龐大且不斷增加的FPGA開(kāi)發(fā)工具、可重用邏輯單元以及市售商用模塊，設(shè)計(jì)者可以構(gòu)思出高性能嵌入系統(tǒng)，并且能夠根據(jù)需求變化作重新配置，從而盡量減少對(duì)工程和制造的影響。過(guò)去，電路板設(shè)計(jì)者使用這些器件作系統(tǒng)元件之間的互連，但最新的高密度產(chǎn)品也可以替代一個(gè)典型嵌入項(xiàng)目中的處理器、內(nèi)存、定制邏輯及很多外設(shè)。盡管它有能力改變嵌入架構(gòu)，設(shè)計(jì)者仍應(yīng)分析性能、功率和成本局限，以確
關(guān)鍵字： Xilinx FPGA

在FPGA中植入嵌入式系統(tǒng)

在FPGA中植入嵌入式系統(tǒng),如今，由于可編程器件(如FPGA)容量大、性能高、成本相對(duì)較低的特性，這種平衡又在發(fā)生變化，以前硬件設(shè)計(jì)元素(如處理器及其外圍器件和邏輯塊)也可以轉(zhuǎn)移到軟領(lǐng)域(圖1)。因此，在整個(gè)開(kāi)發(fā)周期內(nèi)，靈活性可能更大，更改
關(guān)鍵字：系統(tǒng) 嵌入式植入 FPGA

CPLD在DSP系統(tǒng)中的應(yīng)用設(shè)計(jì)

摘要：以Altera公司MAX7000系列為代表，介紹了CPLD在DSP系統(tǒng)中的應(yīng)用實(shí)例。該方案具有一定的普遍適用性。
關(guān)鍵詞： RESET BOOT HPI CPLD的延時(shí) 時(shí)序 DSP的速度較快，要求譯碼的速度也必須較快。利用
關(guān)鍵字： CPLD DSP 系統(tǒng) 中的應(yīng)用

基于FPGA和TFT彩屏液晶的便攜示波器設(shè)計(jì)

摘要：設(shè)計(jì)了以FPGA為核心采集模塊，以單片機(jī)為顯示控制核心，以TFT彩屏液晶為顯示器件的便攜數(shù)字存儲(chǔ)示波器。通過(guò)異步FIFO實(shí)現(xiàn)了FPGA中高速數(shù)據(jù)流與單片機(jī)處理速度之間的速率匹配。以三總線結(jié)構(gòu)以及控制信號(hào)的握手協(xié)
關(guān)鍵字： FPGA TFT 彩屏便攜

Altera MIPS聯(lián)手SLS發(fā)布業(yè)界首款FPGA軟核處理器

　　近日Altera公司、MIPS科技公司以及System Level Solutions (SLS) 公司聯(lián)合推出了MIPS-Based?、FPGA優(yōu)化軟核處理器，適用于Altera FPGA以及ASIC器件。MP32處理器是MIPS?兼容應(yīng)用類(lèi)處理器，繼承了業(yè)界規(guī)模最大的軟件開(kāi)發(fā)工具以及操作系統(tǒng)支持生態(tài)系統(tǒng)。MP32處理器是業(yè)界第一款基于FPGA的軟核處理器，由Wind River公司的VxWorks RTOS和MIPS Navigator ICS軟件開(kāi)發(fā)套裝提供支持。
關(guān)鍵字： Altera FPGA