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QuickLogic推出SDIO IP和SDIO參考設(shè)計

QuickLogic公司近日宣布推出可嵌入QuickLogic 微瓦FPGA產(chǎn)品系列Eclipse II™的SDIO主控器IP核。為了進(jìn)一步縮短客戶產(chǎn)品設(shè)計的時間，QuickLogic同時還提供基于Eclipse II QL8325和QL8150 的SDIO參考設(shè)計。 Quick
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采用FPGA的低功耗系統(tǒng)設(shè)計

　　結(jié)合采用低功耗元件和低功耗設(shè)計技術(shù)在目前比以往任何時候都更有價值。隨著元件集成更多功能，并越來越小型化，對低功耗的要求持續(xù)增長。當(dāng)把可編程邏輯器件用于低功耗應(yīng)用時，限制設(shè)計的低功耗非常重要。本文將討論減小動態(tài)和靜態(tài)功耗的各種方法，并且給出一些例子說明如何使功耗最小化。　　功耗的三個主要來源是啟動、待機(jī)和動態(tài)功耗。器件上電時產(chǎn)生的相關(guān)電流即是啟動電流；待機(jī)功耗又稱作靜態(tài)功耗，是電源開啟但I(xiàn)/O上沒有開關(guān)活動時器件的功耗；動態(tài)功耗是指器件正常工作時的功耗。　　啟動電流因器件而異
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MIPS與Virage優(yōu)化內(nèi)核IP套件提高性能

MIPS 科技與 Virage Logic宣布聯(lián)合推出一個新系列的第一個內(nèi)核優(yōu)化 IP 套件（Core-Optimized IP Kit）。該套件由專門優(yōu)化 MIPS 處理器性能的Virage Logic Area 、Speed and Power (ASAP) Memory™
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ST無線IP家庭網(wǎng)絡(luò)多媒體流組合

多媒體/手機(jī)芯片領(lǐng)導(dǎo)廠商針對下一代家庭娛樂信息產(chǎn)品推出成套關(guān)鍵技術(shù) 意法半導(dǎo)體日前公布了該公司正在為無線家庭IP網(wǎng)絡(luò)的音視頻流應(yīng)用開發(fā)一套關(guān)鍵技術(shù)的細(xì)節(jié)，以實現(xiàn)新一代消費(fèi)電子產(chǎn)品。有了這些技術(shù)，不同的消費(fèi)產(chǎn)品（機(jī)頂盒、DVD影碟機(jī)、DVD錄放機(jī)、移動終端）就可以通過無線連接來共享多媒體內(nèi)容。ST正在開發(fā)的關(guān)鍵技術(shù)包括視頻碼轉(zhuǎn)換、先進(jìn)的視頻編碼器和強(qiáng)固的解碼器 (H.264)、自適應(yīng)播放、802.11n WLAN和安全/DRM (數(shù)字權(quán)限管理)。這些技術(shù)的開發(fā)目標(biāo)是按照“隨時
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2005年12月20日，宏力半導(dǎo)體采用ARM Artisan物理IP

　　2005年12月20日宏力半導(dǎo)體采用ARM Artisan物理IP擴(kuò)展其0.18微米和0.13微米流水線。該協(xié)議使ARM全球用戶可以通過ARM網(wǎng)站免費(fèi)獲得基于宏力技術(shù)的物理IP。
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用PowerPC實現(xiàn)高帶寬 TCP/IP 性能

用PowerPC實現(xiàn)高帶寬 TCP/IP 性能,今天，實現(xiàn)線速 TCP/IP 性能仍舊是一項重大設(shè)計挑戰(zhàn)。在本文中，我們將討論限制 TCP/IP 性能的單位字節(jié)和單位包的處理成本，并給出在基于嵌入式處理器的應(yīng)用中實現(xiàn)千兆位以太網(wǎng) TCP/IP 性能最大化的技術(shù)。
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使用Verilog實現(xiàn)基于FPGA的SDRAM控制器

介紹了SDRAM的特點和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計方法，使用該方法實現(xiàn)的控制器可非常方便地對SDRAM進(jìn)行控制。
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IP業(yè)務(wù)網(wǎng)解決方案

當(dāng)前IP網(wǎng)所承擔(dān)的業(yè)務(wù)已經(jīng)不再是電子郵件和網(wǎng)頁瀏覽，除了基于IP網(wǎng)的寬帶業(yè)務(wù)，還逐步出現(xiàn)了VPN等高增值業(yè)務(wù)。這就要求IP網(wǎng)不僅有容量上，而且要在業(yè)務(wù)支持種類、服務(wù)質(zhì)量和可管理性上有所提高，最終發(fā)展到以IP/MPLS網(wǎng)實現(xiàn)統(tǒng)一的業(yè)務(wù)提供和業(yè)務(wù)承載。　　　　今天，IP/MPLS標(biāo)準(zhǔn)和技術(shù)正日益得到完善，其市場接受度正不斷提高，許多運(yùn)營商將在網(wǎng)絡(luò)中構(gòu)建具有業(yè)務(wù)提供能力的IP/MPLS業(yè)務(wù)層作為其重要戰(zhàn)略。傳統(tǒng)的路由器也具有一定的IP或MPLS隧道能力，但是它們并不是基于“面向服務(wù)”進(jìn)行設(shè)計的，只能以粗放的
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基于FPGA的毫米波多目標(biāo)信號形成技術(shù)的研究

毫米波多目標(biāo)信號發(fā)生器通過模擬的方法產(chǎn)生多種類型高精度的雷達(dá)多目標(biāo)回波信號，在實際雷達(dá)系統(tǒng)前端不具備的條件下對雷達(dá)系統(tǒng)后級進(jìn)行調(diào)試，便于制導(dǎo)武器的性能測試，大大加快新武器的研制進(jìn)程。毫米波多目標(biāo)信號產(chǎn)生的關(guān)鍵是要求回波信號距離分辨率極高，常規(guī)的多目標(biāo)信號產(chǎn)生方法如使用數(shù)字延時線產(chǎn)生多目標(biāo)之間的延時，其控制不靈活，并且有些延時線需要接ECL電源，使用不方便也增加了設(shè)計的復(fù)雜度。使用分立元件實現(xiàn)延時則使電路元件過多，電路的穩(wěn)定性及延時的精確性也會大大降低。本文介紹一種新的產(chǎn)生毫米波雷達(dá)模擬器的多目標(biāo)信號的方法
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FPGA 設(shè)計的四種常用思想與技巧

　　本文討論的四種常用FPGA/CPLD設(shè)計思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD 邏輯設(shè)計的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計思想能在FPGA/CPLD設(shè)計工作種取得事半功倍的效果。　　FPGA/CPLD的設(shè)計思想與技巧是一個非常大的話題，由于篇幅所限，本文僅介紹一些常用的設(shè)計思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導(dǎo)日后的設(shè)計工作，將取得事半功倍的效果！乒乓操作
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大型設(shè)計中FPGA的多時鐘策略

　　利用FPGA 實現(xiàn)大型設(shè)計時，可能需要FPGA 具有以多個時鐘運(yùn)行的多重數(shù)據(jù)通路，這種多時鐘FPGA 設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)據(jù)關(guān)系。設(shè)計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進(jìn)行布線，本文將對這些設(shè)計策略深入闡述。　　FPGA 設(shè)計的第一步是決定需要什么樣的時鐘速率，設(shè)計中最快的時鐘將確定FPGA 必須能處理的時鐘速率。最快時鐘速率由設(shè)計中兩個觸發(fā)器之間一個信號的傳輸時間P 來決定，如果P 大于時鐘周期T，則當(dāng)信號在一個觸發(fā)
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自適應(yīng)算術(shù)編碼的FPGA實現(xiàn)

　　算術(shù)編碼是一種無失真的編碼方法，能有效地壓縮信源冗余度，屬于熵編碼的一種。算術(shù)編碼的一個重要特點就是可以按分?jǐn)?shù)比特逼近信源熵，突破了Haffman編碼每個符號只不過能按整數(shù)個比特逼近信源熵的限制。對信源進(jìn)行算術(shù)編碼，往往需要兩個過程，第一個過程是建立信源概率表，第二個過程是對信源發(fā)出的符號序列進(jìn)行掃描編碼。而自適應(yīng)算術(shù)編碼在對符號序列進(jìn)行掃描的過程中，可一次完成上述兩個過程，即根據(jù)恰當(dāng)?shù)母怕使烙嬆Ｐ秃彤?dāng)前符號序列中各符號出現(xiàn)的頻率，自適應(yīng)地調(diào)整各符號的概率估計值，同時完成編碼。盡管從編碼效率上看不如已
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HDLC控制協(xié)議的FPGA設(shè)計與實現(xiàn)

設(shè)計了一種基于ＦＰＧＡ的ＨＤＬＣ協(xié)議控制系統(tǒng)?該系統(tǒng)可有效利用ＦＰＧＡ片內(nèi)硬件資源，無需外圍電路，高度集成且操作簡單。重點對協(xié)議的ＣＲＣ校驗及“０”比特插入模塊進(jìn)行了介紹，給出了相應(yīng)的ＶＨＤＬ代碼及功能仿真波形圖。
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