fpga soc 文章進(jìn)入fpga soc技術(shù)社區(qū)

FPGA器件選型研究

1 引言現(xiàn)場(chǎng)可編程門陣列FPGA有集成度高、體積小、靈活可重配置、實(shí)驗(yàn)風(fēng)險(xiǎn)小等優(yōu)點(diǎn)，在復(fù)雜數(shù)字系統(tǒng)中得到了越來越廣泛的應(yīng)用。隨著FPGA技術(shù)的成熟和不斷飛速發(fā)展，數(shù)字電路的設(shè)計(jì)只需一片F(xiàn)PGA器件、一些存儲(chǔ)設(shè)備和一些
關(guān)鍵字： FPGA 選型模擬技術(shù) 電源技術(shù) 模擬IC 電源

CPLD開發(fā)板和FPGA開發(fā)板的區(qū)別

?????市面上尤其是學(xué)校里面可以看到Xilinx公司或者Altera公司各種不同的開發(fā)板，其實(shí)只有兩個(gè)大類，CPLD開發(fā)板和FPGA開發(fā)板。盡管ＦＰＧＡ和ＣＰＬＤ都是可編程ＡＳＩＣ器件,有很多共同特點(diǎn),但由于ＣＰＬＤ和ＦＰＧＡ結(jié)構(gòu)上的差異,具有各自的特點(diǎn):? ?????①?ＣＰＬＤ更適合完成各種組合邏輯,ＦＰ?ＧＡ更適合于完成時(shí)序邏輯。換句話說,ＦＰＧＡ更適合于觸發(fā)器豐富的結(jié)
關(guān)鍵字： CPLD FPGA 開發(fā)板嵌入式系統(tǒng) 單片機(jī) 嵌入式

實(shí)現(xiàn)電源排序的簡(jiǎn)單電路

　　asic、fpga和dsp可能需要多個(gè)電源電壓，而這些電源電壓的啟動(dòng)順序有種種限制。通常電壓值最高的i/o電壓常常必須首先啟動(dòng)，然后其他電壓按照從高到低的順序逐一啟動(dòng)，最后啟動(dòng)的是芯核電壓。這種情況可能還要求一個(gè)電源線的電壓不能比另一電源線的電壓大一個(gè)二極管壓降以上;否則過大的電流可從i/o電壓通過ic回流到較低的電壓，有可能損壞昂貴的ic。你控制這一順序的常用方法是，在排序的相鄰電壓線之間連接外部二極管，以便把一個(gè)較高的電壓嵌位到一個(gè)較低電壓的一個(gè)二極管壓降以內(nèi)，從而防止ic中可能出現(xiàn)的閂鎖現(xiàn)象。二
關(guān)鍵字： asic fpga dsp 電源

3D IP授權(quán)形勢(shì)大好，ARM MALI圖形技術(shù)躋身主流

　　ARM公司宣布，已有18家ARM合作伙伴在使用其Mali™產(chǎn)品線中的產(chǎn)品。ARM® Mali55™和Mali200™圖形處理單元(GPU)是2007年在3GSM上發(fā)布的產(chǎn)品，迄今為止已有九家SoC廠商通過授權(quán)獲得，其中包括Micronas Inc.,和Zoran(Zoran將其整合到他們的APPROACH® 5C多媒體處理器中)。此外，已有九家領(lǐng)先的OEM廠商通過授權(quán)獲得了ARM Mali-JSR184™ 3D圖形引擎，其中包括三星電子。
關(guān)鍵字： ARM GPU SoC 音視頻技術(shù)

ESL綜合解決方案提高DSP的設(shè)計(jì)效率，推動(dòng)ASICS與FPGA器件發(fā)展(圖)

關(guān)鍵字： ASICS 推動(dòng) FPGA 器件發(fā)展效率設(shè)計(jì) 綜合解決方案

基于FPGA的數(shù)字式光端機(jī)的研究與設(shè)計(jì)(圖)

關(guān)鍵字：研究設(shè)計(jì) 光端機(jī) 數(shù)字式 FPGA 基于

基于FPGA的SOC系統(tǒng)中的串口設(shè)計(jì)

　　1　概述　　在基于FPGA的SOC設(shè)計(jì)中,常使用串口作為通信接口,但直接用FPGA進(jìn)行串口通信數(shù)據(jù)的處理是比較繁雜的,特別是直接使用FPGA進(jìn)行串口通信的協(xié)議的解釋和數(shù)據(jù)打包等處理,將會(huì)消耗大量的FPGA硬件資源。　　為簡(jiǎn)化設(shè)計(jì),降低硬件資源開銷,可以在FPGA中利用IP核實(shí)現(xiàn)的嵌入式微處理器來對(duì)串口數(shù)據(jù)進(jìn)行處理。　　本文中的設(shè)計(jì)采用了XILINX的FPGA,可選用的嵌入式微處理器IP核種類繁多,但基于對(duì)硬件資源開銷最少的考慮,最終選用了Picoblaze。　　嵌入式微處理器PicoB
關(guān)鍵字： FPGA SOC 串口 MCU和嵌入式微處理器

片上SDRAM控制器的設(shè)計(jì)與集成

　　隨著設(shè)計(jì)與制造技術(shù)的發(fā)展,集成電路設(shè)計(jì)從晶體管的集成發(fā)展到邏輯門的集成, 現(xiàn)在又發(fā)展到IP的集成,即SoC設(shè)計(jì)技術(shù)。SoC可以有效地降低電子信息系統(tǒng)產(chǎn)品的開發(fā)成本,縮短開發(fā)周期,提高產(chǎn)品的競(jìng)爭(zhēng)力,是工業(yè)界將采用的最主要的產(chǎn)品開發(fā)方式。目前國內(nèi)也加大了在SoC 設(shè)計(jì)以及IP 集成領(lǐng)域的研究。本文介紹的便是國家基金項(xiàng)目支持的龍芯SoC—ICT- E32 設(shè)計(jì)所集成的片上SDRAM 控制器模塊設(shè)計(jì)與實(shí)現(xiàn)。　　1 　ICT-E32 體系結(jié)構(gòu) 　　ICT-E32 是一款32位高性能SoC ,它集成龍芯1號(hào)
關(guān)鍵字： SoC SDRAM 控制器 MCU和嵌入式微處理器

奧地利微電子推出第四代音頻前端AS3543

　　通信、工業(yè)、醫(yī)療和汽車領(lǐng)域模擬集成電路設(shè)計(jì)者及制造商奧地利微電子公司發(fā)布新器件AS3543，擴(kuò)展其音頻前端系列。該器件采用SNR超過100dB，功耗低于7mW的立體聲DAC，在實(shí)現(xiàn)極佳音頻性能的同時(shí)實(shí)現(xiàn)了前所未有的低功耗。　　AS3543是奧地利微電子集成音頻和電源管理器件的完整系列的最新產(chǎn)品。該系列在單芯片上集成了用于移動(dòng)娛樂產(chǎn)品的數(shù)字系統(tǒng)級(jí)芯片(SoC)所需的所有系統(tǒng)模擬功能。奧地利微電子致力于越來越復(fù)雜的移動(dòng)SoC處理器所需的多功能單芯片匹配模擬器件，與分立元件相比，可在改善性能的同時(shí)減少電
關(guān)鍵字：奧地利微電子 AS3543 SoC 音視頻技術(shù)

SEP3203處理器與FPGA數(shù)據(jù)通信接口設(shè)計(jì)

采樣數(shù)據(jù)經(jīng)過FPGA的算法處理后，SEP3203處理器通過DMA方式將運(yùn)算結(jié)果存儲(chǔ)到片外SDRAM，SEP3203與FPGA的數(shù)據(jù)通信遵循SRAM時(shí)序。通過兩組FIFO存儲(chǔ)A／D數(shù)據(jù)，系統(tǒng)實(shí)現(xiàn)了信號(hào)的不間斷采集和信號(hào)處理的流水線操作。
關(guān)鍵字： 3203 FPGA SEP 處理器

Xilinx開放源碼硬件創(chuàng)新大賽復(fù)賽名單公布

2008年1月8日，北京訊：自2007年6月正式開始的覆蓋全國高校的“中國電子學(xué)會(huì)Xilinx開放源碼硬件創(chuàng)新大賽”初賽經(jīng)過大賽組委會(huì)的認(rèn)真篩選，來自34所高校的53支隊(duì)伍從170多支參賽隊(duì)伍中脫穎而出，入圍復(fù)賽階段。入圍隊(duì)伍中，大連理工，清華，電子科大，西安電子科大等表現(xiàn)突出，僅大連理工就有6支隊(duì)伍進(jìn)入復(fù)賽。開賽以來，包括清華、北大、中國電子科技大學(xué)、西安電子科技大學(xué)、中國科技大學(xué)等在內(nèi)的近50所高校學(xué)生踴躍報(bào)名，共有170多只隊(duì)伍的1000多位在校
關(guān)鍵字： Xilinx 開放源碼硬件創(chuàng)新大賽入圍復(fù)賽模擬技術(shù) 電源技術(shù) SoC ASIC

電壓調(diào)節(jié)技術(shù)用于SoC低功耗設(shè)計(jì)

　　引言　　SoC即“System on chip”,通俗講為“芯片上的系統(tǒng)”,主要用于便攜式和民用的消費(fèi)的電子產(chǎn)品。隨著便攜式和民用電子產(chǎn)品的高速發(fā)展,廣大用戶對(duì)便攜設(shè)備新功能的要求永無止境。于是要求設(shè)計(jì)人員在設(shè)計(jì)小型便攜式消費(fèi)類電子產(chǎn)品時(shí),不僅要縮小產(chǎn)品尺寸、降低成本,更重要的是降低功耗,用戶都希望便攜式產(chǎn)品的電池充電后的工作時(shí)間越長(zhǎng)越好。于是,系統(tǒng)設(shè)計(jì)與SoC 設(shè)計(jì)人員面臨著在增加功能的同時(shí)保證電池的使用時(shí)間的挑戰(zhàn)。要達(dá)到這一點(diǎn),就需要使用新的節(jié)能技術(shù),比如電壓調(diào)節(jié)(voltage scalin
關(guān)鍵字： SoC 芯片電壓調(diào)節(jié) SoC ASIC

前沿技術(shù)提高圖像處理實(shí)例分析

　　intevac是商用和軍用市場(chǎng)光學(xué)產(chǎn)品的前沿開發(fā)商。本文介紹該公司nightvista嵌入式電子系統(tǒng)的開發(fā)，該產(chǎn)品是高性能超低亮度緊湊型攝像機(jī)。該攝像機(jī)最初采用了流行的數(shù)字信號(hào)處理器、幾個(gè)assp和外部存儲(chǔ)器件。系統(tǒng)對(duì)性能的需求越來越高，工程師團(tuán)隊(duì)決定試驗(yàn)一種替代方案——在可編程邏輯中實(shí)現(xiàn)可配置軟核處理器。這一決定帶來了以下好處：　　達(dá)到了目標(biāo)所要求的性能：　　1.在單個(gè)FPGA中集成了分立的元件和數(shù)字信號(hào)處理(dsp)功能　　2.功耗降低了近80% 　　3.將五塊元件板縮減到一塊，顯著
關(guān)鍵字： intevac FPGA 圖像處理音視頻技術(shù)

一種基于FPGA的新型誤碼測(cè)試儀的設(shè)計(jì)與實(shí)現(xiàn)

　　引言　　誤碼儀是評(píng)估信道性能的基本測(cè)量?jī)x器。本文介紹的誤碼儀結(jié)合FPGA 的特點(diǎn),采用全新的積分式鑒相結(jié)構(gòu)，提出了一種新的誤碼測(cè)試方法，經(jīng)多次測(cè)試驗(yàn)證，方案可行，設(shè)計(jì)的系統(tǒng)穩(wěn)定。本文設(shè)計(jì)的誤碼儀由兩部分組成：發(fā)信機(jī)和接收機(jī)。　　1 發(fā)信機(jī) 　　發(fā)信機(jī)的主要功能是產(chǎn)生具有隨機(jī)特性的偽隨機(jī)m 序列，通過FPGA 由VHDL 編程實(shí)現(xiàn)。偽隨機(jī)序列產(chǎn)生原理如下：　　　　圖1 偽隨機(jī)序列產(chǎn)生原理圖　　其中，ak-i是各移位寄存器的狀態(tài)，Ci對(duì)應(yīng)各寄存器的反饋系數(shù)，為1表示參與反饋
關(guān)鍵字： FPGA 測(cè)試儀 VHDL MCU和嵌入式微處理器

ARM、DSP、FPGA的技術(shù)特點(diǎn)和區(qū)別是什么

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： DSP ASIC 單片機(jī) FPGA 測(cè)試 ARM 計(jì)算機(jī) Cell